显示面板及制备方法

技术领域

本公开涉及显示技术领域，具体而言，涉及一种显示面板及制备方法。

背景技术

现代显示中，OLED的应用越来越普遍，与此同时，对于功耗的降低等影响，LTPO已经广为应用。

LTPO是Low TEMperature Polycrystalline Oxide的缩写，其中文名为低温多晶氧化物。业界通过融合LTPS(常见于中小尺寸OLED面板)和IGZO(比LTPS先进，但仍存在不少问题；常见于大尺寸OLED面板)两个方案的特点，推出反应速度更快、但功耗更低的LTPO方案，以解决目前智能手机的功耗问题。在此基础上，可以通过在不同区域进行不同区域的频率刷新的方式，来进行进一步的功耗降低。

在高分辨率显示中，对于Oxide TFT的尺寸持续在缩短，因此，有必要制备尺寸比较小的TFT(薄膜晶体管)，比如L＝2μm或更小尺寸的TFT。在LTPO以及单纯Oxide的器件结构中，由于氢的扩散对于Oxide TFT的影响非常大。因此，有必要对Oxide有源层附近的氢进行限制。相关技术中，通常采用含氧量较高的膜层，用于在有源层附近进行氢的阻挡，但其阻挡效果不明显。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种显示面板及制备方法，以便于有效地提高氢的阻挡效果，控制氢的扩散。

根据本公开的一个方面，提供一种显示面板，包括依次层叠设置的衬底基板、驱动层、像素层；所述像素层设置有用于显示的子像素，所述驱动层具有用于驱动所述子像素的像素驱动电路；所述像素驱动电路具有薄膜晶体管；至少一个所述薄膜晶体管为金属氧化物晶体管；

所述驱动层具有层叠且相邻设置的氧化硅层和半导体层，所述金属氧化物晶体管的有源层位于所述半导体层；所述氧化硅层中含有氘。

在本公开的一种实施方式中，所述驱动层包括依次层叠于所述衬底基板的一侧且依次相邻设置的氧化硅层、半导体层、栅极绝缘层、栅极层。

在本公开的一种实施方式中，所述栅极绝缘层的材料为氧化硅，且含有氘。

在本公开的一种实施方式中，所述驱动层包括依次层叠于所述衬底基板的一侧且依次相邻设置的无机缓冲层、半导体层、氧化硅层、栅极层。

在本公开的一种实施方式中，所述驱动层还包括位于所述氧化硅层远离所述半导体层一侧的氮化硅层；所述氮化硅层含有氘。

在本公开的一种实施方式中，所述驱动层包括依次层叠于所述衬底基板的一侧且依次相邻设置的氮化硅层、氧化硅层、半导体层、栅极绝缘层、栅极层。

在本公开的一种实施方式中，所述驱动层包括依次层叠于所述衬底基板的一侧且依次相邻设置的无机缓冲层、半导体层、氧化硅层、栅极层、氮化硅层。

在本公开的一种实施方式中，所述驱动层还包括设于衬底基板一侧的金属遮光层、无机缓冲层；所述氧化硅层和半导体层设置在无机缓冲层远离衬底基板的一侧。

根据本公开的另一个方面，提供一种显示面板的制备方法，该制备方法包括在衬底基板的一侧依次制备驱动层和像素层；其中，所述像素层设置有用于显示的子像素，所述驱动层具有用于驱动所述子像素的像素驱动电路；所述像素驱动电路具有薄膜晶体管；至少一个所述薄膜晶体管为金属氧化物晶体管；

制备所述驱动层包括制备层叠且相邻设置的氧化硅层和半导体层，所述金属氧化物晶体管的有源层位于所述半导体层；

其中，制备所述氧化硅层包括：

采用含有氘的前驱气体来制备所述氧化硅层。

在本公开的一种实施方式中，采用含有氘的前驱气体来制备所述氧化硅层包括：

采用ALD工艺来制备所述氧化硅层。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1-1为现有技术中，一种像素驱动电路的示意图。

图1-2为现有技术中，另一种像素驱动电路的示意图。

图2为本公开的一种实施方式中，显示面板的膜层结构示意图。

图3为本公开的一种实施方式中，显示面板的膜层结构示意图。

图4为本公开的一种实施方式中，显示面板的膜层结构示意图。

图5本公开的一种实施方式中，显示面板的膜层结构示意图。

图6本公开的一种实施方式中，显示面板的膜层结构示意图。

图7本公开的一种实施方式中，显示面板的膜层结构示意图。

图8本公开的一种实施方式中，显示面板的膜层结构示意图。

图9本公开的一种实施方式中，显示面板的膜层结构示意图。

图10本公开的一种实施方式中，显示面板的膜层结构示意图。

图11本公开的一种实施方式中，显示面板的膜层结构示意图。

图12本公开的一种实施方式中，薄膜晶体管的阈值电压和沟道长度的关系示意图，旨在示意含有氘的薄膜晶体管与不含氘的薄膜晶体管的特性。

附图标记说明：

AND、像素电极层；BUF、无机缓冲层；BUF1、第一无机缓冲层；BUF2、第二无机缓冲层；CST、存储电容；Data、数据信号；DRL、驱动层；EM、发光控制信号；GI、栅极绝缘层；GI1、第一栅极绝缘层；GI2、第二栅极绝缘层；GI3、第三栅极绝缘层；GT、栅极层；GT1、第一栅极层；GT2、第二栅极层；GT3、第三栅极层；ILD、层间电介质层；ILD1、第一层间电介质层；ILD2、第二层间电介质层；LS、金属遮光层；N1、第一节点；N2、第二节点；N3、第三节点；N4、第四节点；N5、第五节点；PDC、像素驱动电路；PDL、像素定义层；PIX、子像素；PIXL、像素层；PLN、平坦化层；PS、支撑结构层；S1、第一扫描信号；S2、第二扫描信号；S3、第三扫描信号；S4、第四扫描信号；SBT、衬底基板；SCL、半导体层；SCL1、第一半导体层；SCL2、第二半导体层；SD、源漏金属层；SNL、氮化硅层；SOL、氧化硅层；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；T8、第八晶体管；T9、第九晶体管；TFE、薄膜封装层；TSL、触控功能层；EFL、发光功能层；COML、公共电极层；CVD1、第一无机封装层；IJP、有机封装层；CVD2、第二无机封装层；VDD、第一驱动电源电压；Vref、参考电压；Vinit1、第一初始化信号；Vinit2、第二初始化信号；VSS、第二驱动电源电压。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

在本公开实施方式中，薄膜晶体管是指至少包括栅极、源极以及漏极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区，并且电流可以流过源极、沟道区以及漏极。沟道区是指电流主要流过的区域。在本公开实施方式中，在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换，即“源极”和“漏极”可以互相调换。在本公开实施方式中，对于任意一个晶体管，将“源极”和“漏极”中的一者称为该晶体管的第一极，且另一者称为该晶体管的第二极，将栅极称为该晶体管的控制端。在本公开实施方式中，对应不同种类的晶体管，将高电平与低电平的一者作为各个信号的导通电平，另一者作为各个信号的截止电平。举例而言，P型晶体管的导通电平为低电平，其截止电平为高电平。再举例而言，N型晶体管的导通电平为高电平，其截止电平为低电平。

相关技术中，在LTPO(低温多晶氧化物)以及纯Oxide(金属氧化物)的器件结构中，对于金属氧化物晶体管的尺寸持续在缩短，因此，有必要制备尺寸比较小的薄膜晶体管，比如L＝2μm或更小尺寸的薄膜晶体管。

如图1-1所示，适用于上述LTPO或纯金属氧化物类型的一种像素驱动电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、存储电容CST以及子像素PIX；

其中，第一晶体管T1的第一极与第一初始化信号端电连接，第一晶体管T1的第二极、第二晶体管T2的第二极、第三晶体管T3的第二极、第五晶体管T5的第一极以及第三节点N3之间相互电连接，第一晶体管T1的控制端与第一扫描信号端电连接，第一晶体管T1被配置为，响应第一扫描信号S1的导通电平而使得第一初始化信号Vinit1的电压加载至第三节点N3；

第二晶体管T2的第一极、第三晶体管T3的控制端、存储电容CST的第二电极板以及第一节点N1之间相互电连接，第二晶体管T2的控制端与第二扫描信号端电连接，第二晶体管T2被配置为，响应第二扫描信号S2的导通电平而使得数据电压写入第一节点N1；

第三晶体管T3的第一极、第四晶体管T4的第二极、第八晶体管T8的第二极、第六晶体管T6的第二极以及第二节点N2之间互相电连接，第三晶体管T3被配置为，产生驱动电流而使得子像素PIX发光；

第四晶体管T4的第一极与数据信号端电连接，第四晶体管T4的控制端与第四扫描信号端电连接，第四晶体管T4被配置为，响应第四扫描信号S4的导通电平而使得数据信号Data的数据电压写入第二节点N2；

第五晶体管T5的第二极、第七晶体管T7的第二极、第四节点N4以及子像素PIX的正电极之间相互电连接，子像素PIX的负电极与第二驱动电源电压VSS电连接，第五晶体管T5的控制端与发光控制信号端电连接，第五晶体管T5被配置为，响应发光控制信号EM的导通电平而使得所述驱动电流进入子像素PIX；

第六晶体管T6的第一极、存储电容CST的第一电极板以及第一驱动电源电压VDD之间相互电连接，第六晶体管T6的控制端与发光控制信号端电连接，第六晶体管T6被配置为，响应发光控制信号EM的导通电平而使得第六晶体管T6导通；

第七晶体管T7的第一极与第二初始化信号端电连接,第七晶体管T7的控制端与第三扫描信号端电连接，第七晶体管T7被配置为，响应第三扫描信号S3的导通电平而使得第二初始化信号Vinit2的电压加载至第四节点N4；

第八晶体管T8的第一极与参考电压端电连接，第八晶体管T8的控制端与第三扫描信号端电连接，第八晶体管T8被配置为，响应第三扫描信号S3的导通电平而使得参考电压Vref的电压加载至第二节点N2；

存储电容CST被配置为，存储数据信号Data的数据电压和第三晶体管T3的阈值电压。

如图1-1所示，该像素驱动电路中第二晶体管T2的材料为金属氧化物，其余晶体管的材料可以为低温多晶硅，也可以为金属氧化物，以防止存储电容CST漏电，提高该像素驱动电路的可靠性。

如图1-2所示，适用于上述LTPO或纯金属氧化物类型的另一种像素驱动电路包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、存储电容CST以及子像素PIX；

其中，第一晶体管T1的第一极与第一初始化信号端电连接，第一晶体管T1的第二极、第二晶体管T2的第二极、第九晶体管T9的第一极以及第五节点N5之间相互电连接，第一晶体管T1的控制端与第一扫描信号端电连接，第一晶体管T1被配置为，响应第一扫描信号S1的导通电平而使得第一初始化信号Vinit1的电压加载至第五节点N5；

第二晶体管T2的第一极、第三晶体管T3的第二极、第五晶体管T5的第一极以及第三节点N3之间相互电连接，第二晶体管T2的控制端与第二扫描信号端电连接，第二晶体管T2被配置为，响应第二扫描信号S2的导通电平而使得第二晶体管T2导通；

第三晶体管T3的第一极、第四晶体管T4的第二极、第八晶体管T8的第二极、第六晶体管T6的第二极以及第二节点N2之间互相电连接，第三晶体管T3的控制端、第九晶体管T9的第二极、存储电容CST的第二电极板以及第一节点N1之间相互电连接，第三晶体管T3被配置为，产生驱动电流而使得子像素PIX发光；

第四晶体管T4的第一极与数据信号端电连接，第四晶体管T4的控制端与第四扫描信号端电连接，第四晶体管T4被配置为，响应第四扫描信号S4的导通电平而使得数据信号Data的数据电压写入第二节点N2；

第五晶体管T5的第二极、第七晶体管T7的第二极、第四节点N4以及子像素PIX的正电极之间相互电连接，子像素PIX的负电极与第二驱动电源电压VSS电连接，第五晶体管T5的控制端与发光控制信号端电连接，第五晶体管T5被配置为，响应发光控制信号EM的导通电平而使得所述驱动电流进入子像素PIX；

第六晶体管T6的第一极、存储电容CST的第一电极板以及第一驱动电源电压VDD之间相互电连接，第六晶体管T6的控制端与发光控制信号端电连接，第六晶体管T6被配置为，响应发光控制信号EM的导通电平而使得第六晶体管T6导通；

第七晶体管T7的第一极与第二初始化信号端电连接,第七晶体管T7的控制端与第三扫描信号端电连接，第七晶体管T7被配置为，响应第三扫描信号S3的导通电平而使得第二初始化信号Vinit2的电压加载至第四节点N4；

第八晶体管T8的第一极与参考电压端电连接，第八晶体管T8的控制端与第三扫描信号端电连接，第八晶体管T8被配置为，响应第三扫描信号S3的导通电平而使得参考电压Vref的电压加载至第二节点N2；

第九晶体管T9的控制端与第二扫描信号端电连接，第九晶体管T9被配置为，响应第二扫描信号S2的导通电平而使得数据电压加载至第一节点N1；

存储电容CST被配置为，存储数据信号Data的数据电压和第三晶体管T3的阈值电压。

如图1-2所示，该像素驱动电路中第九晶体管T9的材料为金属氧化物，其余晶体管的材料可以为低温多晶硅，也可以为金属氧化物，以防止存储电容CST漏电，提高该像素驱动电路的可靠性。

需要说明的是，所述导通电平根据薄膜晶体管的类型来定义，举例而言，P型晶体管的导通电平为高电平，N型晶体管的导通电平为低电平。

本公开实施方式提供了一种显示面板，如图2和图3所示，包括依次层叠设置的衬底基板SBT、驱动层DRL、像素层PIXL、薄膜封装层TFE和触控功能层TSL；像素层PIXL设置有用于显示的子像素PIX，驱动层DRL具有用于驱动子像素PIX的上述像素驱动电路，各个子像素PIX可以在像素驱动电路的驱动下发光以显示画面，该像素驱动电路具有薄膜晶体管，其中，至少一个薄膜晶体管为金属氧化物晶体管，且该像素驱动电路为上述的两种像素驱动电路中的一者；驱动层DRL具有层叠且相邻设置的氧化硅层SOL和半导体层SCL，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL中含有氘；薄膜封装层TFE可以为子像素PIX提供封装保护。

可选的，衬底基板SBT可以为无机材料的衬底基板SBT，也可以为有机材料的衬底基板SBT；可以理解的是，衬底基板SBT也可以为无机材料和有机材料层叠而成的复合基板。

举例而言，在本公开的一些实施方式中，衬底基板SBT的材料可以为钠钙玻璃、石英玻璃、蓝宝石玻璃等玻璃材料。在本公开的另外一些实施方式中，衬底基板SBT的材料可以为聚甲基丙烯酸甲酯、聚乙烯醇、聚乙烯基苯酚、聚醚砜、聚酰亚胺、聚酰胺、聚缩醛、聚碳酸酯、聚对苯二甲酸乙二酯、聚萘二甲酸乙二酯或其组合。在本公开的另一些实施方式中，衬底基板SBT也可以为柔性衬底基板SBT，例如衬底基板SBT的材料可以包括聚酰亚胺。

驱动层DRL可以采用有源驱动的方式来驱动各个子像素PIX，也可以采用无源驱动的方式来驱动各个子像素PIX。

可选的，在驱动层DRL中，任意一个像素驱动电路可以包括有薄膜晶体管和存储电容CST。进一步地，薄膜晶体管可以选自顶栅型薄膜晶体管、底栅型薄膜晶体管或者双栅型薄膜晶体管；薄膜晶体管的有源层的材料可以为非晶硅半导体材料、低温多晶硅半导体材料、金属氧化物半导体材料、有机半导体材料、碳纳米管半导体材料或者其他类型的半导体材料；薄膜晶体管可以为N型薄膜晶体管或者P型薄膜晶体管。

可以理解的是，像素驱动电路中的各个晶体管中，任意两个晶体管之间的类型可以相同或者不相同。示例性地，在一些实施方式中，在一个像素驱动电路中，部分晶体管可以为N型晶体管且部分晶体管可以为P型晶体管。再示例性地，在另一些实施方式中，在一个像素驱动电路中，部分晶体管的有源层的材料可以为低温多晶硅半导体材料，且部分晶体管的有源层的材料可以为金属氧化物半导体材料。在本公开的一些实施方式中，部分薄膜晶体管为低温多晶硅晶体管，部分薄膜晶体管为金属氧化物晶体管。

像素层PIXL中的子像素PIX为薄膜型发光元件，其可以包括层叠设置的两个电极以及夹设于两个电极之间的发光功能层EFL。举例而言，像素层PIXL可以包括依次层叠设置的像素电极层AND、发光功能层EFL和公共电极层COML。其中，像素电极层AND在显示面板的显示区具有多个像素电极PE；发光功能层EFL与像素电极PE连接的部分作为子像素PIX的发光功能单元，公共电极层COML作为公共电极与各个子像素PIX的发光功能单元电连接。

进一步的，像素层像素层PIXL还可以包括位于像素电极层AND和发光功能层EFL之间的像素定义层PDL。像素定义层PDL具有与多个像素电极PE一一对应设置的多个贯通的像素开口，任意一个像素开口暴露对应的像素电极的至少部分区域。例如，像素定义层PDL覆盖像素电极PE的边缘且暴露像素电极PE的至少部分内部区域，以使得像素定义层PDL可以有效的定义像素电极PE的实际有效区域(直接与发光功能单元连接的区域)，进而定义子像素PIX的发光区域和发光面积。发光功能层EFL至少覆盖被像素定义层PDL所暴露的像素电极PE。公共电极层COML在显示区可以覆盖发光功能层EFL。像素电极PE和公共电极层COML向发光功能层EFL提供电子、空穴等载流子，以使得发光功能层EFL发光。发光功能层EFL位于像素电极PE和公共电极层COML之间的部分，可以作为发光功能单元。像素电极PE、公共电极层COML、发光功能单元形成子像素PIX。其中，像素电极PE和公共电极层COML中的一者作为子像素PIX的阳极，且另一者作为子像素PIX的阴极。

在一种示例中，像素电极PE作为子像素PIX的阳极，且公共电极层COML作为子像素PIX的阴极。

如图2所示，薄膜封装层TFE可以设于像素层PIXL远离衬底基板SBT的表面，其可以包括交替层叠设置的无机封装层和有机封装层IJP。无机封装层可以有效的阻隔外界的水分和氧气，避免水氧入侵像素层PIXL而导致像素层PIXL中的材料老化。可选的，无机封装层的边缘可以位于外围区。有机封装层IJP位于相邻的两层无机封装层之间，以便实现平坦化和减弱无机封装层之间的应力。其中，有机封装层IJP的边缘可以位于显示区的边缘和无机封装层的边缘之间。示例性地，薄膜封装层TFE包括依次层叠于像素层PIXL远离衬底基板SBT一侧的第一无机封装层CVD1、有机封装层IJP和第二无机封装层CVD2。当然的，在本公开的其他实施方式中，显示面板也可以不设置薄膜封装层TFE，而是采用其他方式对像素层PIXL进行封装和保护。

可以理解的是，显示面板还可以包括其他膜层，例如可以在薄膜封装层TFE远离衬底基板SBT的一侧设置触控功能层TSL或者降低反射层等。

在本公开的一种实施方式中，显示面板的出光侧，例如像素层PIXL远离衬底基板SBT的一侧还可以贴合盖板结构，以便于对显示面板进行保护。

在本公开的一种实施方式中，如图4所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的氧化硅层SOL、半导体层SCL、栅极绝缘层GI、栅极层GT，其中，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL中含有氘，所述氧化硅层SOL可以为无机缓冲层BUF。

在本公开的一种实施方式中，如图4所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的氧化硅层SOL、半导体层SCL、栅极绝缘层GI、栅极层GT，其中，栅极绝缘层GI的材料为氧化硅，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL和氧化硅中含有氘，所述氧化硅层SOL可以为无机缓冲层BUF。

在本公开的一种实施方式中，如图5所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的无机缓冲层BUF、半导体层SCL、氧化硅层SOL、栅极层GT，其中，氧化硅层SOL作为栅极绝缘层GI，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL中含有氘。

在本公开的一种实施方式中，如图6所示，驱动层DRL包括位于氧化硅层SOL远离半导体层SCL一侧的氮化硅层SNL，其中，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL和氮化硅层SNL中含有氘，氧化硅层SOL中氘的含量大于氮化硅层SNL中氘的含量。

在本公开的一种实施方式中，如图6所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的氮化硅层SNL、氧化硅层SOL、半导体层SCL、栅极绝缘层GI、栅极层GT，其中，氮化硅层SNL作为层间电介质层ILD，氧化硅层SOL作为无机缓冲层BUF，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL和氮化硅层SNL中含有氘，氧化硅层SOL中氘的含量大于氮化硅层SNL中氘的含量。

在本公开的一种实施方式中，如图7所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的无机缓冲层BUF、半导体层SCL、氧化硅层SOL、栅极层GT、氮化硅层SNL，其中，氧化硅层SOL作为栅极绝缘层GI，氮化硅层SNL作为层间电介质层ILD，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL和氮化硅层SNL中含有氘，氧化硅层SOL中氘的含量大于氮化硅层SNL中氘的含量。

在本公开的一种实施方式中，驱动层DRL包括设于衬底基板SBT一侧的金属遮光层LS、无机缓冲层BUF、氧化硅层SOL、半导体层SCL；氧化硅层SOL和半导体层SCL设置在无机缓冲层BUF远离衬底基板SBT的一侧；其中，金属氧化物晶体管的有源层位于半导体层SCL，所述氧化硅层SOL中含有氘。

在一种示例中，如图8所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的金属遮光层LS、无机缓冲层BUF、半导体层SCL、氧化硅层SOL，其中，金属氧化物晶体管的有源层位于半导体层SCL，氧化硅层SOL作为依次层叠且相邻的栅极绝缘层GI、栅极层GT、层间电介质层ILD，所述氧化硅层SOL中含有氘。

在另一种示例中，如图9所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的金属遮光层LS、无机缓冲层BUF、氧化硅层SOL、半导体层SCL，其中，金属氧化物晶体管的有源层位于半导体层SCL，氧化硅层SOL作为依次层叠且相邻的栅极层GT、栅极绝缘层GI，所述氧化硅层SOL中含有氘。

在本公开的一种实施方式中，如图10所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的金属遮光层LS、第一无机缓冲层BUF1、第一半导体层SCL1、第一栅极绝缘层GI1、第一栅极层GT1、第二栅极绝缘层GI2、第二栅极层GT2、第一层间电介质层ILD1、第二无机缓冲层BUF2、第二半导体层SCL2、第三栅极绝缘层GI3、第三栅极层GT3、第二层间电介质层ILD2、源漏金属层SD、平坦化层PLN，像素层PIXL包括依次层叠于平坦化层PLN远离衬底基板SBT的一侧且依次相邻设置的像素电极层AND、像素定义层PDL、支撑结构层PS；其中，低温多晶硅晶体管的有源层位于第一半导体层SCL1，金属氧化物晶体管的有源层位于第二半导体层SCL2，氧化硅层SOL包括第二无机缓冲层BUF2和第三栅极绝缘层GI3，氮化硅层SNL包括金属遮光层LS、第一无机缓冲层BUF1、第一半导体层SCL1、第一栅极绝缘层GI1、第一栅极层GT1、第二栅极绝缘层GI2、第二栅极层GT2、第一层间电介质层ILD1、第二半导体层SCL2、第三栅极层GT3、第二层间电介质层ILD2、源漏金属层SD、平坦化层PLN、像素电极层AND、像素定义层PDL、支撑结构层PS，所述氧化硅层SOL和氮化硅层SNL中含有氘，氧化硅层SOL中氘的含量大于氮化硅层SNL中氘的含量。

可选的，驱动层DRL还可以包括有钝化层，钝化层可以设于源漏金属层SD远离衬底基板SBT的表面，以便保护源漏金属层SD。

在本公开的一种实施方式中，如图11所示，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的金属遮光层LS、第一无机缓冲层BUF1、第一半导体层SCL1、第一栅极绝缘层GI1、第一栅极层GT1、第二栅极绝缘层GI2、第二栅极层GT2、第一层间电介质层ILD1、第二无机缓冲层BUF2、第二半导体层SCL2、第三栅极绝缘层GI3、第三栅极层GT3、第二层间电介质层ILD2、源漏金属层SD、平坦化层PLN，像素层PIXL包括依次层叠于平坦化层PLN远离衬底基板SBT的一侧且依次相邻设置的像素电极层AND、像素定义层PDL、支撑结构层PS，其中，低温多晶硅晶体管的有源层位于第一半导体层SCL1，金属氧化物晶体管的有源层位于第二半导体层SCL2，氧化硅层SOL包括第二无机缓冲层BUF2、第三栅极绝缘层GI3、第二栅极绝缘层GI2、第一层间电介质层ILD1、第二层间电介质层ILD2，金属遮光层LS、第一无机缓冲层BUF1、第一半导体层SCL1、第一栅极绝缘层GI1、第一栅极层GT1、第二栅极层GT2、第二半导体层SCL2、第三栅极层GT3、源漏金属层SD、平坦化层PLN、像素电极层AND、像素定义层PDL、支撑结构层PS中的一者或多者的材料可以为氧化硅，也可以为氮化硅，所述氧化硅层SOL和氮化硅层SNL中含有氘，氧化硅层SOL中氘的含量大于氮化硅层SNL中氘的含量。

在本公开的一种实施方式中，驱动层DRL包括依次层叠于衬底基板SBT的一侧且依次相邻设置的金属遮光层LS、第一无机缓冲层BUF1、第一半导体层SCL1、第一栅极绝缘层GI1、第一栅极层GT1、第二栅极绝缘层GI2、第二栅极层GT2、第一层间电介质层ILD1、第二无机缓冲层BUF2、第二半导体层SCL2、第三栅极绝缘层GI3、第三栅极层GT3、第二层间电介质层ILD2、源漏金属层SD、平坦化层PLN，像素层PIXL包括依次层叠于平坦化层PLN远离衬底基板SBT的一侧且依次相邻设置的像素电极层AND、像素定义层PDL、支撑结构层PS，其中，金属氧化物晶体管的有源层位于第一半导体层SCL1和第二半导体层SCL2，氧化硅层SOL包括第一无机缓冲层BUF1、第二无机缓冲层BUF2、第一栅极绝缘层GI1、第三栅极绝缘层GI3、第二栅极绝缘层GI2、第一层间电介质层ILD1、第二层间电介质层ILD2，金属遮光层LS、第一半导体层SCL1、第一栅极层GT1、第二栅极层GT2、第二半导体层SCL2、第三栅极层GT3、源漏金属层SD、平坦化层PLN、像素电极层AND、像素定义层PDL、支撑结构层PS中的一者或多者的材料可以为氧化硅，也可以为氮化硅，所述氧化硅层SOL和氮化硅层SNL中含有氘，氧化硅层SOL中氘的含量大于氮化硅层SNL中氘的含量。

在本公开上述的若干实施方式中，所述氮化硅层SNL可以使用氮氧化硅层替换，其中所述氮化硅层SNL和所述氮氧化硅层中可以含有氘，也可不含氘。

通过将膜层中的氢替换为氘，由于氘比氢在膜层中的扩散更慢，能够减小金属氧化物晶体管器件的影响，更好的实现对氢扩散的控制，从而便于制作尺寸更小的薄膜晶体管，以提高器件的分辨率。

如图12所示，在不含氘的薄膜晶体管中，随着沟道长度的减小，薄膜晶体管的阈值电压的变化幅度较大；例如，沟道长度从4μm减小到3.5μm时，阈值电压变化接近4V，从而不利于小尺寸的薄膜晶体管。然而，在含有氘的薄膜晶体管中，随着沟道长度的减小，含有氘的薄膜晶体管的阈值电压的变化幅度相比于不含氘的薄膜晶体管的阈值电压变化幅度显著减小；例如，沟道长度从4μm减小到3.5μm时，阈值电压变化接近0.5V，从而有利于小尺寸的薄膜晶体管。

本公开实施方式还提供了一种显示面板的制备方法，包括在衬底基板SBT的一侧依次制备驱动层DRL和像素层PIXL；其中，像素层PIXL设置有用于显示的子像素PIX，驱动层DRL具有用于驱动子像素PIX的像素驱动电路；像素驱动电路具有薄膜晶体管；至少一个薄膜晶体管为金属氧化物晶体管；制备驱动层DRL包括制备层叠且相邻设置的氧化硅层SOL和半导体层SCL，金属氧化物晶体管的有源层位于半导体层SCL；其中，制备氧化硅层SOL包括：采用含有氘的前驱气体来制备氧化硅层SOL。

在本公开的一种实施方式中，含有氘的前驱气体为硅烷和一氧化二氮，其中，可以将硅烷和一氧化二氮中的部分氢替换为氘，也可以将硅烷和一氧化二氮中的全部氢替换为氘。

在本公开的一种实施方式中，采用含有氘的前驱气体来制备氧化硅层SOL包括：采用ALD工艺来制备氧化硅层SOL。

在一种示例中，氧化硅层SOL位于半导体层SCL远离所述衬底基板SBT的一侧；

采用ALD工艺和含有氘的前驱气体，形成氧化硅层SOL的毗邻层；

在毗邻层远离半导体层SCL的一侧，采用CVD工艺来制备氧化硅层SOL的主体层。

氧化硅层SOL具有毗邻层和主体层；其中，可以是仅有毗邻层中含有氘，也可以是毗邻层和主体层中均含有氘，毗邻层中氘的含量大于主体层中氘的含量。

在另一种示例中，氧化硅层SOL位于半导体层SCL靠近所述衬底基板SBT的一侧；

采用CVD工艺来制备氧化硅层SOL的主体层；

在主体层的表面，采用ALD工艺和含有氘的前驱气体，形成氧化硅层SOL的毗邻层；

在毗邻层远离主体层的一侧，形成半导体层SCL。

需要说明的是，上述ALD工艺为原子层沉积工艺，CVD工艺为化学气相沉积工艺。除此之外，尽管在附图中以特定顺序描述了本公开中显示面板的制备方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。