金属氧化物半导体电容器、以及包括嵌入其中的该电容器的电路板

相关申请的交叉引用

本申请要求申请日为2021年5月3日、申请号为63/183,114的美国临时专利申请、和申请日为2021年7月21日、申请号为63/224,030的美国临时专利申请的申请权益，该两个申请的全部内容都通过引用并入本文中。

背景技术

金属氧化物半导体(metal-oxide-semiconductor，MOS)电容器具有多种优点，例如温度稳定性、通常高击穿电压和低泄漏电流。然而，MOS电容器通常具有较差的高频性能。例如，MOS电容器通常采用需要引线接合连接的端接。

发明内容

根据本公开的一个实施例，一种电容器可以包括：衬底，该衬底包括半导体材料；氧化层，该氧化层形成在衬底的表面上；导电层，该导电层形成在氧化层的至少一部分上；第一端子，该第一端子与衬底的表面连接；以及第二端子，该第二端子与导电层连接。该氧化层可以串联连接在衬底与导电层之间，以在第一端子与第二端子之间形成电容器。第一端子和第二端子中的每个端子都可以沿着衬底的表面暴露，以用于表面安装该电容器。

根据本公开的另一实施例，一种电容器可以包括：衬底，该衬底包括半导体材料；氧化层，该氧化层形成在衬底的表面上；导电层，该导电层形成在氧化层的至少一部分上；第一端子，该第一端子与衬底的表面连接；以及第二端子，该第二端子与导电层连接。该氧化层可以串联连接在衬底与导电层之间，以在第一端子与第二端子之间形成电容器。该电容器可以在第二端子处且针对施加到第一端子的输入信号、表现出插入损耗。对于从约5GHz至约40GHz范围内的频率，该插入损耗大于约-0.75分贝(dB)。

根据本公开的另一实施例，一种形成电容器的方法可以包括：在衬底的表面上形成氧化层，该衬底包括半导体材料；在该氧化层的至少一部分上沉积导电层；在该衬底的表面上沉积第一端子，使得该第一端子沿着衬底的表面暴露，以用于表面安装电容器；以及在该导电层上沉积第二端子，使得第二端子沿着衬底的表面暴露，以用于表面安装电容器。

根据本公开的另一实施例，一种电路板可以包括：电路板衬底，该电路板衬底具有安装表面；以及电容器，该电容器至少部分地嵌入在电路板衬底内。该电容器可以包括：衬底，该衬底包括半导体材料；氧化层，该氧化层形成在衬底的表面上；导电层，该导电层形成在氧化层的至少一部分上；第一端子，该第一端子与衬底的表面连接；以及第二端子，该第二端子与导电层连接。该氧化层可以串联连接在衬底与导电层之间，以在第一端子与第二端子之间形成电容器。至少一个过孔可以与第一端子或第二端子中的一个端子连接。该一个或多个过孔可以朝向该电路板的安装表面延伸。

附图说明

在说明书的其余部分中参照附图更具体地阐述了针对本领域普通技术人员的本发明的完整且可实现的公开内容，包括其最佳模式，在附图中：

图1A是根据本公开各方面的电容器的立体图。

图1B示出了衬底的表面的第一部分内的氧化层和衬底的表面的第二部分内的第一端子；

图1C是图1A的电容器的俯视图。

图2是如下电容器组件的立体图：该电容器组件包括图1A至图1C的电容器和安装表面，该安装表面例如为印刷电路板；

图3示出了根据本公开各方面的、包括嵌入其中的电容器的电路板；

图4是根据本公开各方面的用于形成电容器的方法的流程图；以及

图5示出了与现有技术MOS的第二插入损耗曲线的相比、图1A至图1C的电容器的第一插入损耗曲线。

在本说明书和附图中对附图标记的重复使用旨在表示本发明的相同或相似的特征或元件。

具体实施方式

本领域的普通技术人员将理解的是，本论述仅仅是对示例性实施例的描述，并不旨在对本发明的更广泛的方面进行限制，本发明的更广泛的方面体现在示例性结构中。

一般而言，本发明涉及一种金属氧化物半导体(MOS)电容器，该MOS电容器被配置用于表面安装。该MOS电容器可以没有导致高频扰动和不利地影响高频性能的电连接。此类电连接的示例包括引线接合连接。

作为示例，该MOS电容器通常可以具有出色的高频性能。例如，对于从约5千兆赫(GHz)至约40GHz范围内的频率，该MOS电容器可以表现出大于约-0.75dB的插入损耗，在一些实施例中表现出大于约-0.6dB的插入损耗，在一些实施例中表现出大于约-0.50dB的插入损耗，并且在一些实施例中表现出大于约-0.40dB的插入损耗。

作为另外的示例，对于从约5GHz至约50GHz范围内的频率，该MOS电容器可以表现出大于-1.15dB的插入损耗，在一些实施例中表现出大于约-1.0dB的插入损耗，在一些实施例中表现出大于约-0.75dB的插入损耗，并且在一些实施例中表现出大于约-0.5dB的插入损耗。

作为另外的示例，对于从约5GHz至约60GHz范围内的频率，该MOS电容器可以表现出大于-2.0dB的插入损耗，在一些实施例中表现出大于约-1.5dB的插入损耗，在一些实施例中表现出大于约-1.0dB的插入损耗，并且在一些实施例中表现出大于约-0.75dB的插入损耗。

该MOS电容器可以包括衬底，该衬底包括半导体材料，该半导体材料例如为硅、砷化镓、锗、碳化硅、钛酸锶和/或它们的混合物。该衬底可以掺杂有一种或多种合适的掺杂剂，该掺杂剂例如为硼、砷、磷、镓、铝、铟和锑。

该电容器可以包括形成在衬底的表面上的氧化层。该氧化层可以是或包括氧化硅和/或本文所描述的其它示例半导体材料的氧化物。该氧化层可以在衬底上原位生长。可以使用光刻(lithography)(例如，光刻(photolithography))技术来限定该氧化层的形状。例如，可以通过蚀刻去除该氧化层的多个部分，从而使该氧化层按所需形状成形。

衬底的表面通常可以是光滑的。例如，衬底的表面可以没有孔隙或沟槽等。氧化层在该氧化层的表面上可以具有大致均匀的厚度。例如，氧化层的厚度在该氧化层上的变化可以小于20％，在一些实施例中小于10％，在一些实施例中小于5％。

该电容器可以包括导电层，该导电层形成在该氧化层的至少一部分上。该导电层可以被包含在该氧化层的外缘内。该导电层可以不与衬底直接接触和/或直接电连接。该导电层可以是或包括金属，例如铝、铜、金、银、镍或它们的混合物。

可以在衬底的表面上形成一个或多个保护层。在表面安装电容器时，各端子可以通过这些保护层暴露出来用于电连接。保护层的示例材料包括苯环丁烯(benzocyclobutene，BCB)、聚酰亚胺、氮氧化硅、三氧化二铝(Al2O3)、二氧化硅(SiO2)、氮化硅(Si3N4)、环氧树脂、玻璃或另一合适的材料。

可以使用各种薄膜技术来形成薄膜层，例如导电层或端子等。可以采用的此类技术的示例包括化学沉积(例如，化学气相沉积)、物理沉积(例如，溅射)或用于形成薄膜元件的任何其它合适的沉积技术。附加示例包括任何合适的图案化技术(例如，光刻)、蚀刻和用于形成薄膜元件的任何其它合适的减薄技术。

各薄膜层可以具有一定范围的厚度。例如，薄膜层可以具有如下厚度：所述厚度的范围可以从约0.0375微米(micrometer或micron)至约40微米，在一些实施例中从约0.1微米至约30微米，在一些实施例中从约0.2微米至约20微米，在一些实施例中从约0.4微米至约10微米。

该电容器可以包括与衬底的表面连接的第一端子。第二端子可以与导电层连接。如本文中所使用的“与……连接”可以指直接物理连接的部件。“与……连接”还可以指这样的项：所述项通过一个或中间导电层物理连接，使得这些项处于直接电连接(例如，在它们之间没有电阻层或介质层)。第一端子可以形成在衬底的表面上。第二端子可以形成在导电层上。

第一端子和第二端子中的每个端子都可以沿着衬底的表面暴露，以用于表面安装该电容器。例如，该电容器可以被配置为栅格阵列式安装，例如平面栅格阵列或球栅阵列等。

这些端子可以被连接和设置成使得氧化层覆盖少于衬底的全部表面。例如，第一端子可以在Y方向上与第二端子隔开。氧化层的边缘可以与X方向对齐，X方向垂直于Y方向。氧化层的边缘可以在Y方向上与衬底的端部隔开。

第一端子可以在沿衬底的表面的、与氧化层隔开的位置处，与衬底的表面连接。例如，第一端子可以位于氧化层104的边缘与衬底的端部之间。氧化层的边缘可以与第一端子隔开大于约2微米的距离，在一些实施例中大于约5微米的距离，在一些实施例中大于约10微米的距离，并且在一些实施例中大于约15微米的距离。

氧化层可以覆盖衬底的表面的第一部分，该第一部分与衬底的表面的、没有氧化层的第二部分不同。第一端子可以在衬底的表面的第二部分内与衬底的表面连接。第一端子可以包括直接接触衬底的表面的导电材料。

该电容器可以被配置为栅格阵列式安装，例如球栅阵列式安装或平面栅格阵列式安装。端子可以沿该表面暴露并包含在单片衬底的表面的外缘内。作为另一示例，衬底可以具有垂直于单片衬底的表面的一对端面。该对端面可以没有端接，端接包括端子。作为又一示例，第一端子、第二端子层或这两者可以与单片衬底的表面的该对相对端边隔开相应的距离。该距离可以是10微米或更大，在一些实施例中是15微米或更大，在一些实施例中是20微米或更大，在一些实施例中是40微米或更大，并且在一些实施例中是50微米或更大。

图1A示出了根据本公开各方面的电容器100的立体图。电容器100可以包括衬底102，该衬底包括半导体材料，例如硅。电容器100可以包括形成在衬底102的表面106上的氧化层104。电容器100可以包括形成在氧化层104的至少一部分上的导电层108。导电层108可以包含在氧化层104的外缘109内。导电层108可以不与衬底102直接接触和/或直接电连接。

第一端子110可以与衬底102的表面106连接。第二端子114可以与导电层108连接。第一端子110和第二端子114中的每个端子都可以沿着衬底102的表面106暴露，以用于表面安装电容器102。第一端子110可以与氧化层104共面。例如，第一端子110和氧化层104中的每个可以单独形成在衬底102的表面106上。

第一端子110可以在Y方向116上与第二端子114隔开。氧化层104的边缘118可以与X方向120对齐，X方向垂直于Y方向116。氧化层104的边缘118可以在Y方向116上与衬底102的端部121隔开。

第一端子100可以在沿衬底102的表面106的、与氧化层104隔开的位置处，与衬底102的表面106连接。例如，第一端子100可以位于氧化层104的边缘118与衬底102的端部121之间。氧化层104的边缘118可以与第一端子110隔开距离122。在一些实施例中，距离122可以大于约2微米。

参照图1B中，氧化层104可以形成在衬底102的表面106的第一部分124内。衬底102的表面106的第一部分124可以与衬底102的表面106的第二部分126不同。表面106的第二部分126可以没有氧化层104。第一端子110可以在衬底102的表面106的第二部分126内与衬底102的表面106连接。在一些实施例中，第一端子110可以直接接触衬底102的表面106。然而，在其它实施例中，第一端子110可以通过第一端子110和表面106之间的一个或多个合适的导电层与衬底的表面106电连接。

第一端子110可以包括导电材料，例如金、铜、另一种合适的金属或其它导电材料。衬底102可以包括半导体材料，例如硅。氧化层104可以包括氧化硅。

电容器100可以被配置为栅格阵列式安装，例如球栅阵列式安装或平面栅格阵列式安装。端子110、112可以沿着表面106暴露，并且被包含在X-Y平面中的单片衬底102的表面106的外缘128内，X-Y平面位于X方向120和Y方向116中的每一者上。

作为另一示例，衬底102可以具有一对端面130、132，该对端面垂直于单片衬底102的表面106。该对端面130、132可以没有端接，端接包括端子110、112。作为又一示例，第一端子110、第二端子层112或这两者都可以与单片衬底102的表面106的该对相对的端边130、132隔开相应的距离133、135。距离133、135可以是10微米或更大。

图2是电容器组件200的立体图，该电容器组件包括图1A至图1C的电容器100和安装表面202，该安装表面例如为印刷电路板。电容器100的第一端子110可以与安装表面202的第一导电迹线204连接。电容器100的第二端子114可以与安装表面202的第二导电迹线206连接。如图2所示，电容器100可以被配置为倒装芯片，使得表面106(图1A至图1C)与安装表面202相对。

图3示出了根据本公开各方面的电路板300，该电路板包括嵌入其中的电容器100。电路板300可以包括电路板衬底307，该电路板衬底包括安装表面304。电容器100可以至少部分地嵌入在电路板300的电路板衬底307内。电容器100通常可以被配置为类似于图1A至图2的传输线电容器100。

第一过孔312可以从第一端子110朝向安装表面304延伸，并连接到第一导电层314。第一导电层314可以形成在安装表面304上，并且将第一端子110与安装表面304上的第一导电层314电连接。第二过孔316可以从第二端子114朝向安装表面304延伸，并连接到第二导电层318。第二导电层318可以形成在安装表面304上，将第二端子114与第二导电层318电连接。替代地，过孔112、116可以朝向安装表面304延伸并与(例如，嵌入电路板衬底307内的)一个或多个中间层连接，该一个或多个中间层继而可以与第一导电层314和/或第二导电层308电连接。第一过孔112可以形成第一端子110与第一导电层314之间的电连接的至少一部分。类似地，第二过孔316可以形成第二端子114与第二导电层318之间的电连接的至少一部分。因此，可以使用导电层314、318来促进与电容器100的电连接。然而，应理解的是，在其它实施例中，端子110、114中的一者或两者可以沿着安装表面304暴露。在此类实施例中，电路板300可以没有过孔312、316中的一者或两者。

参照图4，本公开的各方面涉及用于形成根据本公开各方面的电容器的方法300。一般而言，本文将参照图1A至图1C的电容器100来描述方法400。然而，应当理解的是，所公开的方法400可以用任何合适的电容器来实现。此外，尽管图4出于说明和论述的目的描绘了以特定顺序执行的步骤，但是本文所论述的方法不限于任何特定顺序或布置。使用本文提供的公开内容的本领域技术人员将理解，在不脱离本公开的范围的情况下，可以以各种方式省略、重新排列、组合和/或修改本文所公开的方法的各个步骤。

方法400可以包括，在(402)处，在衬底102的表面106上形成氧化层104，该衬底包括半导体材料。例如，氧化层104可以在衬底106上原位生长。可以使用光刻(lithography)(例如，光刻(photolithography))技术来限定氧化层104的形状。例如，可以通过蚀刻去除氧化层104的多个部分，使得氧化层104位于衬底102的表面106的第一部分124内。

方法400可以包括，在(404)处，在氧化层104的至少一部分上沉积导电层108。导电层108可以包含在氧化层104的外缘109内。导电层108可以不与衬底102直接接触和/或直接电连接。

方法400可以包括，在(406)处，在衬底102的表面106上沉积第一端子110，使得第一端子110沿着衬底102的表面106暴露，以用于表面安装电容器100。

方法400可以包括，在(408)处，在导电层108上沉积第二端子114，使得第二端子114沿着衬底102的表面106暴露，以用于表面安装电容器100。

图5示出了与现有技术的MOS电容器的第二插入损耗曲线504相比、图1A至图1C的电容器100的第一插入损耗曲线502。现有技术的电容器可以包括形成在衬底的表面上的氧化层。现有技术的电容器可以设置在安装表面上，使得该氧化层沿着现有技术的电容器的顶表面暴露。一个或多个引线接合连接可以将氧化层与安装表面的第一导电迹线连接。衬底可以接触安装表面的第二导电迹线并与安装表面的第二导电迹线电连接。

针对施加到第一端子110的输入信号，使用电容器100和现有技术的电容器在第二端子114处的插入损耗的计算机建模来生成插入损耗曲线502、504。对于现有技术的电容器，第二插入损耗曲线504表示：针对施加到安装表面的第一导电迹线的输入信号，第二导电迹线处的插入损耗。第二插入损耗曲线504表示：针对施加到第一导电迹线204的输入信号，图2的电容器组件200的电容器100在第二导电迹线206处的插入损耗。

对于从约5GHz至约70GHz范围内的频率，插入损耗曲线502大于-1分贝(dB)；而对于从约5GHz至约60GHz范围内的频率，插入损耗曲线502大于约-0.5dB；对于从约5GHz至40GHz范围内的频率，插入损耗曲线502大于-0.35dB；而对于从约5GHz至30GHz范围内的频率，插入损耗曲线502大于-0.30dB。

测试方法

以下部分提供了根据本公开各方面的用于测试电容器的插入损耗响应曲线的示例方法。可以使用Keithley(吉时利)2400系列源测量单元(Source Measure Unit，SMU)(例如，Keithley 2410-C SMU)来测量电容器的插入损耗响应曲线。

本领域普通技术人员可以在不脱离本发明的精神和范围的情况下实践本发明的这些和其它修改和变化。另外，应理解的是，各个实施例的各方面可以进行整体或部分互换。此外，本领域普通技术人员将理解的是，前面的描述仅作为示例，并不旨在限制在所附权利要求中进一步描述的本发明。

应用

本文所描述的电容器可用于各种应用。该电容器在处理宽带射频信号的设备中可以特别有用，因为该电容器在高频(例如20GHz或更高的频率)下表现出出色的性能。示例设备包括移动设备(例如，手机、平板电脑等)、手机信号塔、光接收子组件(Receiver OpticalSub Assembly，ROSA)、光发射子组件(Transmission Optical Sub Assembly，TOSA)和其它射频(RF)通信设备。此类设备在军事和空间应用中可能特别有用。

本领域普通技术人员可以在不脱离本发明的精神和范围的情况下实践本发明的这些和其它修改和变化。另外，应理解的是，各个实施例的各方面可以进行整体或部分互换。此外，本领域普通技术人员将理解的是，前面的描述仅作为实施例，并不旨在限制在所附权利要求中进一步描述的本发明。