半导体结构和制造半导体器件的方法

技术领域

本发明的实施例涉及半导体结构和制造半导体器件的方法。

背景技术

半导体集成电路(IC)行业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的按比例缩小也增加了处理和制造IC的复杂性。

例如，现代IC包括形成在半导体衬底(例如，硅)上的数百万或数十亿个晶体管。取决于IC的应用，IC可以使用许多不同类型的晶体管。近年来，蜂窝和RF(射频)器件市场的不断增长带来RF晶体管的使用显着增加。随着IC行业向具有更小部件尺寸(诸如7nm、5nm和3nm)的先进技术发展，微型化工艺带来了集成RF晶体管和逻辑晶体管的IC设计的各种发展。集成电路结构面临各种挑战，包括噪声耦合、短路、泄漏、布线电阻、对齐裕度、布局灵活性和封装密度。因此，需要晶体管的结构和方法来解决这些问题以增强电路性能和可靠性。

发明内容

本发明的一些实施例提供了一种半导体结构，该半导体结构包括：半导体衬底，具有第一电路区域和第二电路区域；第一晶体管，包括设置在第一电路区域中的第一栅极堆叠件；第二晶体管，包括设置在第二电路区域中的第二栅极堆叠件，其中，第一栅极堆叠件和第二栅极堆叠件具有不同的材料组成；以及保护环结构，设置在第一电路区域和第二电路区域之间，其中，保护环结构完全围绕第二电路区域。

本发明的另一些实施例提供了一种半导体结构，该半导体结构包括：半导体衬底，具有逻辑电路区域和射频(RF)电路区域；第一晶体管，包括设置在逻辑电路区域中的第一栅极堆叠件；第二晶体管，包括设置在射频电路区域中的第二栅极堆叠件；以及保护环结构，设置在逻辑电路区域和射频电路区域之间，其中，保护环结构包括完全围绕射频电路区域的内保护环和完全围绕内保护环和射频电路区域的外保护环。

本发明的又一些实施例提供了一种制造半导体器件的方法，该方法包括：在衬底的第一电路区域中形成第一栅极堆叠件；在衬底的第二电路区域中形成第二栅极堆叠件；在第一电路区域和第二电路区域之间的保护环区域中形成第三栅极堆叠件，其中，第一栅极堆叠件、第二栅极堆叠件和第三栅极堆叠件各自包括相同的材料组成，并且其中，在俯视图中，第三栅极堆叠件完全围绕第二电路区域；沉积覆盖保护环区域和第二电路区域的图案化的掩模层；执行蚀刻工艺以去除第一栅极堆叠件中的第一金属填充层，其中，蚀刻工艺还部分地蚀刻第三栅极堆叠件以形成间隙；在第二栅极堆叠件中和第三栅极堆叠件的间隙中沉积第二金属填充层；以及平坦化半导体器件以暴露第二栅极堆叠件中的第一金属填充层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本公开的各个方面构造的集成电路(IC)结构的俯视图。

图2是根据本公开的各个方面构造的图1的IC结构的截面图。

图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20和图21示出了根据本公开的各个方面的在形成IC结构中的中间阶段的立体图和截面图。

图22示出了根据本公开的各个方面的具有围绕RF电路区域的一个或多个保护环的IC结构的布局。

图23、图24、图25、图26、图27、图28、图29、图30和图31示出了根据本公开的各个方面的形成图22的IC结构中的中间阶段的截面图。

图32和图33示出了根据本公开的各个方面的具有围绕RF电路区域的一个或多个保护环的IC结构的可选布局。

图34A、图34B、图34C和图34D示出了根据本公开的各个方面的可以用作逻辑晶体管和RF晶体管器件的一些晶体管结构。

图35示出了根据本公开的各个方面的形成包括逻辑电路区域和RF电路区域的IC结构的工艺流程。

具体实施方式

以下公开内容提供了许多用于实施本公开内容的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。

另外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，在以下本公开中，在另一部件上形成部件、连接至另一部件和/或耦接至另一部件可以包括部件直接接触形成的实施例，并且也可以包括介于部件之间可以形成附加部件，以使得部件可以不直接接触的实施例。另外，为了便于描述本公开的一个部件与另一部件之间的关系，使用空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下面”、“上”、“下”、“顶部”、“底部”等，以及其派生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在涵盖包括部件的器件的不同方位。更进一步，当用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖包括所描述数值的合理范围内的数值，诸如在所描述数值的+/-10％以内的数值或本领域技术人员理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。

本公开总体上涉及具有场效应晶体管(FET)的半导体电路结构及其制造工艺，并且更具体地涉及包括第一类型晶体管和第二类型晶体管的组合的半导体电路结构，其具有环绕第一类型晶体管的一个或多个护城河状保护环用以与第二类型晶体管隔离。根据本公开的一些实施例，第一类型晶体管是用于射频(RF)应用的晶体管(也称为RF晶体管)，并且第二类型晶体管是用于逻辑应用的晶体管(也称为逻辑晶体管)。RF晶体管在高频段下工作，诸如在约100kHz和约300GHz之间的范围内，或者在约1GHz和约300GHz之间的范围内。逻辑晶体管在低于射频晶体管的工作频段下工作。本领域的普通技术人员应该理解除了RF晶体管和/或逻辑晶体管之外的其他类型的晶体管(诸如用于存储器应用的第一类型晶体管和用于输入/输出(I/O)应用的第二类型晶体管的组合)，可以很容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。

此外，本公开提供了形成在半导体衬底上的集成电路(IC)的各种实施例。集成电路具有可以与各种标准单元结合的设计布局。标准单元是预先设计的IC结构，以在单独的IC设计中被重复使用。有效的IC设计布局包括各种预先设计的标准单元和放置这些标准单元的预定义规则，用以增强电路性能并降低电路面积。根据实施例，使用形成鳍式场效应(FinFET)晶体管作为实例来解释本公开的构思。诸如平面晶体管、纳米片或纳米线晶体管、全环栅(GAA)晶体管等的其他类型的晶体管也可以采用本公开的构思。根据一些实施例，示出了形成FinFET晶体管的中间阶段。讨论了一些实施例的一些变体。贯穿整个各种视图和说明性实施例中，相似的参考标号用于指示相似的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。

现在共同参考图1和图2。在一个实施例中，图1是根据本公开的各个方面构造的半导体结构(或半导体器件)100的俯视图，并且图2是沿着图1的虚线X-X的半导体结构100的截面图。在一些实施例中，半导体结构100形成在平坦的有源区域上并且包括场效应晶体管(FET)。在一些实施例中，半导体结构100形成在鳍有源区域上并且包括FinFET。在一些实施例中，半导体结构100包括形成在垂直堆叠的沟道上的FET(也称为GAA晶体管)。以半导体结构100为实例进行说明，概括地描述了IC结构及其制作方法。

在各个实施例中，半导体结构100包括集成在相同衬底上的各个电路模块。那些电路模块(或简称为电路)可以具有不同的功能或不同的电路特性。那些电路模块放置在衬底的不同电路区域上，或相邻或间隔开，或具有不同的周围环境。例如，半导体结构100包括设置在半导体衬底(或简称为衬底)102上的第一电路区域120和第二电路区域122。半导体结构100可以包括与第一电路区域和第二电路区域类似的或不同的附加电路区域。例如，半导体结构100包括其他逻辑电路区域、其他RF电路区域、其他电路区域，诸如存储器区域、图像传感器区域、模拟电路区域或它们的组合。在一些实施例中，形成在第一电路区域120中的第一电路是逻辑电路，并且形成在第二电路区域122中的第二电路是射频(RF)电路。射频电路通常要求高频和高速，以及相应地较小寄生电容。在一些实施例中，IC结构还包括形成在第三电路区域中的第三电路，在第三电路区域中，第三电路是存储器电路，包括配置成阵列的各个存储器件，诸如静态随机存取存储器(SRAM)单元。

那些电路区域可以包括按预定规则放置到IC布局的一个或多个标准单元。那些标准单元在集成电路设计中被重复使用，并且因此根据制造技术预先设计那些标准单元并且保存在标准单元库中。IC设计者可以检索那些标准单元，将那些标准单元结合至其IC设计中，并且根据预定义放置规则放入IC布局中。例如，逻辑标准单元可以包括各种基本电路器件，诸如反相器、AND、NAND、OR、XOR和NOR、触发器电路、锁存器或它们的组合，它们在数字电路设计的应用中非常流行，诸如中央处理器单元(CPU)、图形处理单元(GPU)和片上系统(SOC)芯片设计。

衬底102包括硅。可选地，衬底102可以包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。

衬底102还包括各种隔离部件104，诸如形成在衬底102上并且从而在衬底102上限定各个有源区域106的隔离部件。隔离部件104采用隔离技术，诸如浅沟槽隔离(STI)，以限定并电隔离各个有源区域。每个有源区域106由连续的隔离部件围绕，以使得它与其他相邻的有源区域分隔开。隔离部件104包括氧化硅、氮化硅、氮氧化硅、其他合适的介电材料或它们的组合。通过任何合适的工艺来形成隔离部件104。作为一个实例，形成STI部件包括微影工艺以暴露衬底的部分、在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)、用一种或多种介电材料填充沟槽(例如，通过使用化学气相沉积工艺)、以及通过抛光工艺(诸如化学机械抛光(CMP)工艺)平坦化衬底并去除介电材料的多余部分。在一些实例中，所填充的沟槽可以具有多层结构，诸如热氧化物衬垫层和氮化硅或氧化硅的填充层。

有源区域106是具有半导体表面的区域，其中形成了各种掺杂部件并且各种掺杂部件被配置到一个或多个器件，诸如二极管、晶体管和/或其他合适的器件。有源区域106可以包括与衬底102的体半导体材料的半导体材料(诸如硅)类似的半导体材料，或者可以包括不同的半导体材料，诸如硅锗(SiGe)、碳化硅(SiC)或通过外延生长形成在衬底102上的多个半导体材料层(诸如交替的硅层和硅锗层)，用以性能增强，诸如应变效应以提高载流子迁移率。

在一些实施例中，有源区域106是三维的，诸如在隔离部件之上延伸的鳍有源区域。鳍有源区域106从衬底102突出到隔离部件104之上，并且具有三维轮廓，用以在FET的沟道和栅电极之间更有效地耦接。特别地，衬底102具有顶表面，并且鳍有源区域106具有位于衬底102的顶表面之上的顶表面106A。可以通过选择性蚀刻以使隔离部件凹进，或者通过选择性外延生长以生长具有与衬底102的半导体相同或不同的半导体的有源区域、或它们的组合来形成鳍有源区域106。

衬底102还包括各种掺杂部件，诸如被配置为形成各种器件或器件的组件(诸如场效应晶体管的源极和漏极部件)的n型掺杂阱、p型掺杂阱、源极和漏极部件、其他掺杂部件或它们的组合。在图1所示的本实例中，半导体结构100包括负掺杂阱(也称为N阱)108和正掺杂阱(也称为P阱)110。N阱108包括负掺杂剂，诸如磷。并且P阱110包括正掺杂剂，诸如硼。N阱108和P阱110通过合适的技术形成，诸如离子注入、扩散或它们的组合。在本实施例中，在N阱108中形成一个有源区域106，并且在P阱110中形成另一有源区域106。

半导体结构100还包括具有在第一方向(Y方向)上定向的伸长形状的各种栅极堆叠件(或简称栅极)112。在本实施例中，X方向和Y方向是正交的，并且限定了衬底102的顶表面。栅极堆叠件包括栅极介电层和栅电极。栅极堆叠件是FET的部件，并且与其他部件一起起作用，诸如源极/漏极(S/D)部件和沟道，其中，沟道是直接位于栅极堆叠件下面的有源区域的部分；并且S/D部件位于有源区域中并且设置在栅极堆叠件的两侧上。在本实施例中，将第一电路区域120和第二电路区域122中的栅极堆叠件分别称为栅极堆叠件112A和栅极堆叠件112B。应注意，栅极堆叠件不应与逻辑门(诸如NOR逻辑门)混淆。

半导体结构100还可以包括设置在衬底102上的一些伪栅极堆叠件。伪栅极不是功能栅极。相反，设置伪栅极用以其他目的，诸如调节图案密度和/隔离。伪栅极可以具有与功能栅极112类似的结构。可选地，在一些情况下，伪栅极可以具有不同的结构，或者甚至可以是包括一种或多种介电材料并且作为隔离部件的介电部件(也称为介电栅极)。

伪栅极在形成方面类似于栅极112。在一些实施例中，栅极112和伪栅极通过诸如后栅极工艺的工序共同形成。在进一步的实施例中，首先通过沉积和图案化来形成初始伪栅极，其中，图案化还包括微影工艺和蚀刻。之后，通过沉积栅极介电层和栅电极来替换初始伪栅极的子集以形成栅极112，而通过沉积介电材料来替换其余初始伪栅极以形成介电栅极。此外，不同地设置和配置伪栅极，并且因此伪栅极起不同作用。在所描绘的实施例中，将一些介电栅极放置在电路模块之间的边界区域上或标准单元的边界上，以作为隔离件来将一个标准单元与相邻的标准单元分隔开，并且考虑到一个或多个考虑因素，诸如相邻FET之间的隔离和调整图案密度，将一些介电栅极放置在标准单元内部或电路区域中的电路模块内部。因此，伪栅极在相邻IC器件之间提供隔离功能，并且另外提供图案密度调整以改进制造，诸如蚀刻、沉积和CMP。

在本实施例中，半导体结构100包括用于逻辑电路的第一电路区域120和用于RF电路的第二电路区域122。两个电路区域120和122可以彼此相邻放置或由包括多个伪栅极的伪区域分隔开一定距离。

在所描绘的实施例中，半导体结构100包括N阱108中的第一有源区域106和P阱110中的第二有源区域106。第一电路区域120中的栅极112A可以沿着Y方向从第一有源区域106(在N阱108中)连续地延伸至第二有源区域106(在P阱110中)。类似地，第二电路区域122中的栅极112B可以沿着Y方向从第一有源区域106(在N阱108中)连续地延伸至第二有源区域106(在P阱110中)。

在为与相应的栅极、相应的有源区域和相应的电路区域相关的每个晶体管形成了源极/漏极区域126和沟道130的情况下，第一电路区域120包括位于N阱108中的一个p型FET(pFET)132和位于P阱110中的一个n型FET(nFET)133；并且第二电路区域122包括位于N阱108中的一个pFET 134和位于P阱110中的一个nFET 135。在本实施例中，将第一电路区域120中的pFET 132、nFET 133和其他FET集成以形成功能电路块，诸如逻辑电路；并且将第二电路区域122中的pFET 134、nFET 135和其他FET集成以形成另一功能电路块，诸如RF电路。

图1和图2提供了具有第一电路区域120和第二电路区域122的示例性半导体结构100以供说明。然而，应理解，半导体结构100可以包括以各种配置添加的附加电路区域和一些伪区域(或填充区域)。在一些实施例中，各个电路区域由相应的伪区域围绕。例如，取决于单独的设计，可以以类似的配置将附加电路区域和伪区域添加到图1的左边缘、右边缘、上边缘和/或下边缘。其他图中的IC结构(诸如下面讨论的那些)也应类似地理解。

特别地，第一电路区域120中的栅极堆叠件112A和第二电路区域122中的栅极堆叠件112B具有不同的节距。将节距限定为栅极的阵列的周期性距离，诸如栅极的阵列中的两个相邻栅极的中心到中心的距离。在本实施例中，栅极堆叠件112A具有第一节距P1，并且栅极堆叠件112B具有大于第一节距P1的第二节距P2。例如，第一节距P1小于参考节距，并且第二节距P2大于参考节距。根据第一晶体管和第二晶体管的制造技术和特性来确定参考节距。在所描绘的实施例中，参考节距可以大约为100nm。例如，第一节距P1小于100nm，并且第二节距P2大于100nm。在一些实施例中，比率P2/P1足够大，诸如大于1.5，以实现具有相应的栅极轮廓的预期电路性能增强。在一些实施例中，P2/P1在1.2和2之间的范围内。可以分别调节第一节距P1和第二节距P2以用以相应的电路性能。因此，在不会降低整体电路性能的情况下，第二电路区域122中的RF电路可以具有较大的节距、较小的寄生电容和高频性能，而第一电路区域120中的逻辑电路可以具有较小的节距和较高的封装密度。另外，栅极堆叠件112A和栅极堆叠件112B可以在栅极节距、栅极尺寸、栅极结构、栅极轮廓、栅极定向、栅极配置、栅极组成、栅极环境、伪栅极设计或它们的组合方面不同。

在以上实例中，仅示出了两个电路区域(120和122)。然而，半导体结构100可以包括多个电路区域，每个电路区域被设计为用于相应的功能，诸如用于具有第一栅极节距的逻辑电路的第一电路区域、用于具有第二栅极节距的RF电路的第二电路区域、用于具有第三栅极节距的存储器电路的第三电路区域、用于具有第四栅极节距的I/O器件的第四电路区域等。那些栅极节距彼此不同，并且被单独地调节以用于相应的电路特性和性能增强。此外，每个电路区域可以包括围绕功能栅极的伪栅极。将伪栅极进一步调节为具有不同的设计(诸如栅极节距、栅极尺寸和栅极组)，以补偿图案密度，来使得工艺缺陷被消除，同时电路性能被增强。将用于伪栅极的区域称为伪区，并且将用于功能栅极的区域称为有源器件区(或有源电路区)。由于伪区中的伪栅极不是电路的部分，而是被设计为增强制造和电路性能，并且因此具有更大的调节诸如栅极材料、栅极节距、栅极尺寸、栅极定向和栅极图案密度的自由度。此外，伪区的位置和大小也是用于调节工艺的因素。例如，将在栅极图案密度相对远离平均值的电路区域的边缘附近放置伪区。

现在参考图3至图21，根据本公开的一些实施例，图3至图21示出了形成图1和图2中的半导体器件100中的RF晶体管和逻辑晶体管的中间阶段的立体图和截面图。这些图中所示的工艺也示意性地反映在图35所示的工艺流程200中。

参考图3，提供了衬底102。衬底102可以是半导体衬底，诸如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是被掺杂(例如，具有p型或n型掺杂剂)或未被掺杂的。衬底102可以是晶圆(诸如硅晶圆)的部分。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底上提供绝缘体层，通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底102的半导体材料可以包括硅；锗；化合物半导体，包括碳掺杂的硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。

进一步参考图3，在衬底102中形成阱区域108。将相应的工艺在图35所示的工艺流程200中示出为工艺202。根据本公开的一些实施例，阱区域108是通过向衬底102中注入n型掺杂物形成的n型阱区域，n型掺杂物可以是磷、砷、锑等。根据本公开的其他实施例，阱区域是通过向衬底102中注入p型掺杂物形成的p型阱区域，p型掺杂物可以是硼、铟等。所得阱区域108可以延伸到衬底102的顶表面。n型或p型掺杂物浓度可以等于或小于10

参考图4，隔离区域104形成为从衬底102的顶表面延伸到衬底102中。将隔离区域104可选地称为浅沟槽隔离(STI)区域。将相应的工艺在图35所示的工艺流程200中示出为工艺204。将邻近的STI区域104之间的衬底102的部分称为半导体条105。为了形成STI区域104，在半导体衬底102上形成垫氧化物层116和硬掩模层118，以及然后图案化垫氧化物层116和硬掩模层118。垫氧化层116可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成垫氧化物层116，其中衬底102的顶表面层被氧化。衬垫氧化物层116用作衬底102和硬掩模层118之间的粘附层。垫氧化物层116也可以用作蚀刻硬掩模层118的蚀刻停止层。根据本公开的一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模层118。根据本公开的其他实施例，通过硅的热氮化或等离子体增强化学气相沉积(PECVD)来形成硬掩模层118。在硬掩模层118上形成光致抗蚀刻(未示出)，以及然后图案化光致抗蚀刻。然后使用图案化的光致抗蚀刻作为蚀刻掩模来图案化硬掩模层118以形成如图4所示的图案化的硬掩模层118。

接下来，使用图案化的硬掩模层118作为蚀刻掩模以蚀刻垫氧化物层116和衬底102，随后用介电材料填充衬底102中的所得沟槽。执行平坦化工艺(诸如化学机械抛光(CMP)工艺或机械研磨工艺)以去除介电材料的多余部分，并且介电材料的剩余部分为STI区域104。STI区域104可以包括衬垫电介质(未示出)，其可以是通过衬底102的表面层的热氧化形成的热氧化物。衬垫电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)形成的沉积的氧化硅层、氮化硅层等。STI区域104还可以包括衬垫氧化物上方的介电材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成介电材料。根据一些实施例，衬垫电介质上方的介电材料可以包括氧化硅。

图案化的硬掩模层118的顶表面和STI区域104的顶表面可以基本上彼此齐平。半导体条105位于邻近的STI区域104之间。根据本公开的一些实施例，半导体条105是原始衬底102的部分，并且因此半导体条105的材料与衬底102的材料相同。根据本公开的可选实施例，半导体条105是通过蚀刻STI区域104之间的衬底102的部分以形成凹槽，并执行外延以在凹槽中再生长另一半导体材料而形成的替换条。相应地，半导体条105由与衬底102的半导体材料不同的半导体材料形成。根据一些实施例，半导体条105由硅锗、硅碳或III-V化合物半导体材料形成。然后去除图案化的硬掩模层118。

参考图5，使STI区域104凹进，从而使得半导体条105的顶部部分突出而高于STI区域104的剩余部分的顶表面104A，以形成突出的鳍106。将相应的工艺在图35所示的工艺流程200中示出为工艺206。垫氧化物层116和图案化的硬掩模层118也被去除。可以使用干蚀刻工艺来执行蚀刻，其中例如使用HF

在上述实施例中，可以通过任何合适的方法图案化鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍。

参考图6，伪栅极堆叠件138形成为在(突出的)鳍106的顶表面和侧壁上延伸。将相应的工艺在图35所示的工艺流程200中示出为工艺208。伪栅极堆叠件138可以包括伪栅极电介质140和伪栅极电介质140上方的伪栅电极142。伪栅极电介质140可以由氧化硅或类似材料形成。例如可以使用多晶硅形成伪栅电极142，并且也可以使用其他材料。每个伪栅极堆叠件138还可以包括伪栅电极142上方的一个(或多个)硬掩模层144。硬掩模层144可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。伪栅极堆叠件138可以跨过单个或多个突出鳍106和/或STI区域104。伪栅极堆叠件138也具有垂直于鳍106的纵向方向的纵向方向。

接下来，在伪栅极堆叠件138的侧壁上形成栅极间隔件146。将相应的工艺在图35所示的工艺流程200中示出为工艺208。根据本公开的一些实施例，栅极间隔件146由诸如多孔氮氧化硅、多孔碳氮化硅、多孔氮化硅等的低k介电材料形成，并且栅极间隔件146可以具有单层结构或包括多个介电层的多层结构。栅极间隔件146的介电常数(k值)低于3.8，并且可以低于约3.0，例如，在约2.5和约3.0之间的范围内。

参考图7，然后执行蚀刻工艺以蚀刻未由伪栅极堆叠件138和栅极间隔件146覆盖的鳍106的部分。将相应的工艺在图35所示的工艺流程200中示出为工艺210。凹进可以是各向异性的，并且因此直接位于伪栅极堆叠件138和栅极间隔件146下面的鳍106的部分被保护，并且不被蚀刻。根据一些实施例，凹进的半导体条105的顶表面可以低于STI区域104的顶表面104A。相应地形成凹槽148。凹槽148包括位于伪栅极堆叠件138的相对侧上的部分，以及位于鳍106的剩余部分之间的部分。

参考图8，通过在凹槽148中选择性地生长(通过外延)半导体材料来形成外延部件(或称为源极/漏极部件或源极/漏极区域)126。将相应的工艺在图35所示的工艺流程200中示出为工艺212。例如，在所得FinFET为p型FinFET时，可以生长硼掺杂的硅锗(SiGeB)、硼掺杂的硅(SiB)等；在所得FinFET为n型FinFET时，可以生长磷掺杂的硅(SiP)、砷掺杂的硅(SiAs)等。根据本公开的可选实施例，源极/漏极区域126包括III-V族化合物半导体，诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层。在凹槽148填充有源极/漏极区域126之后，源极/漏极区域126的进一步外延生长使得源极/漏极区域126水平扩展，并且可以形成小平面。源极/漏极区域126的进一步生长也可以使得邻近的源极/漏极区域126彼此合并。可以生成空隙(气隙)128。源极/漏极区域可以是指源极或漏极，这单独地或共同地取决于上下文。

参考图9和图10，图9示出了在形成接触蚀刻停止层(CESL)150和层间介电(ILD)层152之后的结构的立体图，并且图10示出了沿着图9中线X-X的截面图。将相应的工艺在图35所示的工艺流程200中示出为工艺214。CESL 150可以由氮化硅、氧化硅、硅、碳氮化物等形成，并且可以使用CVD、ALD等形成CESL 150。ILD层152可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的介电材料。ILD层152可以由含氧介电材料形成，其可以是基于氧化硅的材料，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。可以执行平坦化工艺(诸如CMP工艺或机械研磨工艺)以使ILD层152、伪栅极堆叠件138和栅极间隔件146的顶表面彼此齐平。在图10中，显示了STI区域104的顶表面104A的水平，并且鳍106高于顶表面104A。

参考图11和图12，图11示出了去除伪栅极堆叠件138之后的结构的立体图，并且图12示出了沿着图11中线X-X的截面图。在一些实施例中，伪栅极堆叠件138的去除包括去除伪栅极堆叠件138中的硬掩模144、伪栅电极142和伪栅极电介质140的一个或多个蚀刻工艺，从而得到栅极沟槽154。例如，可以使用诸如选择性湿蚀刻、选择性干蚀刻或它们的组合的选择性蚀刻工艺来执行伪栅极堆叠件138的去除。将相应的工艺在图35所示的工艺流程200中示出为工艺216。鳍106的顶表面和侧壁暴露在栅极沟槽154中。将用于逻辑电路的第一电路区域120中的栅极沟槽154表示为栅极沟槽154A，并且将用于RF电路的第二电路区域122中的栅极沟槽表示为栅极沟槽154B。由于逻辑晶体管和RF晶体管的不同应用，栅极沟槽154A和栅极沟槽154B可以具有不同的尺寸。相应的，随后形成的堆叠在栅极沟槽154A和栅极沟槽154B中的栅极可以具有不同的尺寸。例如，用于逻辑电路的第一电路区域120中的栅极沟槽154A具有小于参考尺寸(诸如在一些实例中为40nm)的第一宽度D1(也是形成在栅极沟槽154A中的逻辑晶体管的栅极宽度)，并且用于RF电路的第二电路区域122中的栅极沟槽154B具有大于参考尺寸的第二宽度D2(也是形成在栅极沟槽154B中的RF晶体管的栅极宽度)。在一些实施例中，比率D2/D1在1.2和3之间的范围内。在一些实施例中，比率D2/D1大于2。

参考图13，在栅极沟槽154A和栅极沟槽154B两者中形成栅极介电层160，并且栅极介电层160接触鳍106的顶表面和侧壁。将相应的工艺在图35所示的工艺流程200中示出为工艺218。根据本公开的一些实施例，栅极介电层160包括界面层(IL)162，界面层(IL)162形成在鳍106的暴露的顶表面和侧壁表面上。IL 162可以包括诸如氧化硅层的氧化物层，其通过鳍106的热氧化、化学氧化工艺或沉积工艺形成的。栅极介电层160还可以包括IL 162上方的高k介电层164。高k介电层164可以由包括Si、Hf、Zr、Pb、Sb、La等的高k介电材料形成。例如，高k介电层164可以由氧化铪、氧化镧、氧化铝、氧化锆、它们的组合、它们的多层等形成，或者高k介电层164可以包括氧化铪、氧化镧、氧化铝、氧化锆、它们的组合、它们的多层等。高k介电层164的厚度可以在约10埃和约40埃之间的范围内。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0、或更高。高k介电层164在相应下面的IL 162上面并且可以接触该相应下面的IL 162。高k介电层164形成为共形层，并且在鳍106的侧壁以及栅极间隔件146的顶表面和侧壁上延伸。根据本公开的一些实施例，使用ALD、CVD等形成高k介电层164。

参考图14，通过沉积在栅极沟槽154A和栅极沟槽154B两者中形成阻挡金属层166。将相应的工艺在图35所示的工艺流程200中示出为工艺220。阻挡金属层166沉积在高k介电层164的顶表面和侧壁上。在实施例中，阻挡金属层166包括金属氮化物，诸如TaN，用于防止随后形成的部件中的金属元素迁移到之下的栅极介电层160。阻挡金属层166在后续蚀刻工艺中用作蚀刻停止层。阻挡金属层166是导电的并且具有共形的轮廓。根据本公开的一些实施例，使用ALD、CVD等形成阻挡金属层166。

参考图15，沉积主金属层168，主金属层168完全填充栅极沟槽154A和栅极沟槽154B并覆盖半导体结构100的顶表面。将相应的工艺在图35所示的工艺流程200中示出为工艺222。可以通过诸如ALD、CVD、等离子增强CVD(PECVD)、PVD、镀覆等沉积方法来沉积主金属层168。主金属层168可以包括具有由相同材料形成整体的同质层。可选地，主金属层168可以包括由彼此不同的材料形成的多个子层。主金属层168可以具有n型功函数或p型功函数。因此主金属层168用作功函数层和上面的填充金属两者。根据一些实施例，主金属层168由钨、铝、钴或它们的合金形成。在一些实施例中，在沉积主金属层168之前，在阻挡金属层166上方共形地沉积胶层(未示出)。胶层可以是含金属层，其可以包括TiN或其他合适的材料，并且可以使用ALD、CVD、PVD、它们的组合等沿着栅极沟槽154A和栅极沟槽154B的侧壁和底部形成胶层。

参考图16，在半导体结构100上方沉积光刻胶(抗蚀剂)层，并图案化光刻胶(抗蚀剂)层以形成暴露用于逻辑电路的第一电路区域120的图案化的抗蚀剂层170。在各个实施例中，用于形成图案化的抗蚀剂层170的光学工艺还可以包括其他步骤，诸如软烘烤、掩模对准、曝光、曝光后烘烤、显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的微影工艺和/或它们的组合。在形成图案化的抗蚀剂层170之后，执行蚀刻工艺以从用于逻辑电路的第一电路区域120去除主金属层168。将相应的工艺在图35所示的工艺流程200中示出为工艺224。阻挡金属层166可以在蚀刻工艺期间作为蚀刻停止层。在一些实施例中，蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一个实例中，阻挡金属层166包括TaN，并且蚀刻工艺是使用包括过氧化氢的蚀刻溶液的湿蚀刻工艺，过氧化氢在水溶液中自动离解以形成H+和HO

参考图17，在半导体结构100的顶表面上沉积功函数层172和功函数层172上方的主金属层174。将相应的工艺在图35所示的工艺流程200中示出为工艺226。在n型晶体管的实施例中，功函数层172可以包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、它们的组合等，并且可以使用ALD、CVD、PVD、它们的组合等沿着栅极沟槽154A的侧壁和底部形成功函数层172。在p型晶体管的实施例中，功函数层172可以包括TiN、WN、TaN、Ru、Co、它们的组合等，并且可以使用ALD、CVD、PVD、它们的组合等沿着栅极沟槽154A的侧壁和底部形成功函数层172。主金属层174可以包括钨、铝、钴或它们的合金，并且可以通过诸如ALD、CVD、PECVD、PVD、镀覆等沉积方法填充栅极沟槽154A。功函数层172和主金属层174也沉积在用于RF电路的第二电路区域122中的主金属层168上方。

参考图18，在形成功函数层172和主金属层174之后，执行平坦化工艺(诸如化学机械抛光(CMP)工艺或机械抛光工艺)以去除所沉积层的多余部分。将相应的工艺在图35所示的工艺流程200中示出为工艺228。栅极沟槽154A中的层的剩余部分在用于逻辑电路的第一电路区域120中形成栅极堆叠件112A，栅极堆叠件112A包括栅极介电层160、阻挡金属层166、功函数层172和主金属层(或称为金属填充层)174。栅极沟槽154B中的层的剩余部分在用于RF电路的第二电路区域122中形成栅极堆叠件112B，栅极堆叠件112B包括栅极介电层160、阻挡金属层166和主金属层(或称为金属填充层)168。栅极堆叠件112A和栅极堆叠件112B中的每个可以包括其他子层，诸如一个或多个覆盖层、胶层、其他合适的层和它们的组合，为了简单起见，在此没有对其进行描绘。

根据一些实施例，用于RF晶体管的栅极堆叠件112B中的主金属层168和用于逻辑晶体管的栅极堆叠件112A中的主金属层174由相同的材料形成但具有不同的晶粒尺寸。例如，主金属层168和主金属层174中的每个是具有由相同材料(诸如钨(W))形成整体的同质层。主金属层168中的区域168A具有比主金属层174中的区域174A小的晶粒尺寸。例如，主金属层168的平均晶粒尺寸可以小于约5nm，并且主金属层174的平均晶粒尺寸可以在约8nm和约500nm之间的范围内。主金属层174的平均晶粒尺寸与主金属层168的平均晶粒尺寸的比率大于1.2，或者可以大于约10。主金属层168和主金属层174的晶粒尺寸差异可以是由于不同的沉积工艺。例如，可以在ALD工艺中沉积主金属层168中的金属材料，而可以在CVD工艺中沉积主金属层174中的金属材料。

参考图19，执行回蚀刻工艺以使栅极堆叠件112A和栅极堆叠件112B凹进，从而使得沟槽形成在相对的栅极间隔件146之间。接下来，用介电材料填充沟槽以形成介电区域176。将相应的工艺在图35所示的工艺流程200中示出为工艺230。介电区域176由诸如氮化硅、多孔氮氧化硅、碳氧化硅等的介电材料形成。还平坦化介电区域176，从而使得其顶表面与ILD层152的顶表面共面。关于凹进的栅极堆叠件112A和栅极堆叠件112B，由于一个额外层—栅极沟槽154A中的功函数层172，主金属层174所具有的宽度W1小于主金属层168的宽度W2，所具有的高度H1小于主金属层168的高度H2，以及所具有的体积V1小于主金属层168的体积V2的。在一些实施例中，比率W2/W1大于1.2，诸如在约1.2至约2的范围内；比率H2/H1大于约1.1，诸如在约1.1至约1.5的范围内；并且体积V2/V1大于1.4，诸如在约1.4至约2的范围内。

参考图20，形成第二ILD层178、栅极接触插塞180、源极/漏极硅化物区域182和源极/漏极接触插塞184。将相应的工艺在图35所示的工艺流程200中示出为工艺232。ILD层178可以由选自用于形成ILD层152的相同组的候选材料的介电材料形成。源极/漏极接触插塞184的形成包括通过蚀刻ILD层178和ILD层152形成接触开口以暴露CESL 150的下面部分，以及然后蚀刻CESL 150的暴露部分来露出源极/漏极区域126。在后续工艺中，源极/漏极硅化物区域182通过以下工艺形成：将一种或多种金属沉积到接触开口中、对半导体结构100执行退火工艺以使得该一种或多种金属与源极/漏极区域126的暴露部分的半导体材料之间反应来产生硅化物部件、以及去除一种或多种金属的未反应部分，从而在接触开口的底部上留下硅化物部件。一种或多种金属可以包括钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)，或它们的组合(例如，两种或多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法来沉积一种或多种金属。源极/漏极硅化物区域182可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、它们的组合或其他合适的化合物。在一些实施例中，源极/漏极硅化物区域182具有在约1nm至约15nm范围内的厚度。随后，将诸如铜、钨、铝、钴等的填充金属材料填充到接触开口中，接着进行平坦化以去除多余的材料，从而得到源极/漏极接触插塞184。栅极接触插塞180的形成可以包括蚀刻第二ILD 178和介电区域176以暴露栅极堆叠件112，以及在对应的开口中填充诸如铜、钨、铝、钴等的金属材料来形成栅极接触插塞180。栅极接触插塞180还可以包括扩散阻挡层，诸如氮化钛。可以共享一些蚀刻和沉积工艺(诸如形成相应的开口和金属材料的沉积)以及平坦化工艺来形成栅极接触插塞180和源极/漏极接触插塞184。

通过执行如图3至图20所示的工艺，形成示例性半导体器件100，其包括在用于逻辑电路的第一电路区域120中具有栅极堆叠件112A的逻辑晶体管和在用于RF电路的第二电路区域122中具有栅极堆叠件112B的RF晶体管。如图所示，可以共享一些共同的形成工艺来形成栅极堆叠件112A和栅极堆叠件112B，诸如在电路区域120和电路区域122两者中形成伪栅极堆叠件、形成源极/漏极区域、以及用一组成替换伪栅极堆叠件以形成栅极堆叠件112B。在第一电路区域120中执行单独的蚀刻工艺和沉积工艺，以用更适于形成用于逻辑电路应用的栅极堆叠件112A的其他金属层(例如，功函数层172和主金属层174)来替换阻挡金属层166。回头参考图16，在蚀刻工艺期间，即使第二电路区域122中的主金属层168由图案化的抗蚀剂层170覆盖，但图案化的抗蚀剂层170的边缘下方的部分最终会暴露于图35所示的工艺流程200中的工艺224处施加的蚀刻溶液。蚀刻溶液可以先侵蚀主金属层168的这个部分，以在图案化的抗蚀剂层170的边缘与下面的阻挡金属层166之间形成间隙，并且蚀刻溶液逐渐将间隙扩展至第二电路区域122的栅极沟槽中。蚀刻工艺之后的这种间隙171的边界在图16中以虚线示出。在图21中进一步示出了在蚀刻工艺以及去除图案化的抗蚀剂层170之后的可能的所得结构。如图21所示，由于刻蚀液横向泄漏到RF区域，因此RF晶体管的栅极堆叠件112B被损坏，并且器件的RF性能可能已经受到损害。

图22是根据一些实施例的部分构造的半导体结构100的布局。半导体结构100具有为增强第一电路区域120中的逻辑电路和第二电路区域122中的RF电路两者的电路性能而优化的布局。布局的中心区域是示例性第二电路区域122。布局的外围区域是示例性第一电路区域120。在所示实施例中，第一电路区域120围绕第二电路区域122。在第一电路区域120和第二电路区域122之间是保护环区域121。保护环区域121包括围绕第二电路区域122的一个或多个保护环。

第一电路区域120包括用于形成逻辑晶体管的突出鳍106A和栅极堆叠件112A。在进一步的实施例中，最靠近第二电路区域122的晶体管的一些行和/或列，诸如在区域120A中指示的所示行，可以是伪晶体管。伪晶体管不是功能晶体管，而是被配置为在功能块周围。伪晶体管被设置为用于其他目的，诸如调节图案密度和/或隔离。伪晶体管(包括伪晶体管中的伪栅极)可以具有与功能晶体管类似的结构。例如，伪晶体管中的伪栅极可以包括如功能晶体管中那样的栅极堆叠件112A。除了伪晶体管之外，形成在第一电路区域120中的外圆的行和列中的其余晶体管，诸如在区域120B中指示的所示行中，可以是功能晶体管。

第二电路区域122包括用于形成RF晶体管的突出鳍106B和栅极堆叠件112B。在进一步的实施例中，在第二电路区域122的边缘处的晶体管的一些行和/或列，诸如在区域122A中指示的所示列，可以是伪RF晶体管。伪RF晶体管不是功能RF晶体管，而是被配置为在功能块周围。伪RF晶体管被设置为用于其他目的，诸如调节图案密度和/或隔离。伪RF晶体管(包括伪RF晶体管中的伪栅极)可以具有与功能RF晶体管类似的结构。例如，伪RF晶体管中的伪栅极可以包括如功能RF晶体管中的栅极堆叠件112B。除了伪RF晶体管之外，形成在第二电路区域122中的其余晶体管可以是功能RF晶体管。

保护环区域121包括一个或多个保护环。保护环被设置且被配置为屏蔽干扰、降低噪声、以及增强电路性能。例如，保护环可以被配置为使衬底偏置以便屏蔽干扰。在所描述的实施例中，保护环区域121包括突出鳍106C和设置在鳍106C上的栅极堆叠件112C和栅极堆叠件112D。鳍106C可以具有不同于鳍106A和鳍106B的宽度(在Y方向上测量)。例如，鳍106C中的每个可以具有比鳍106A和鳍106B更大的宽度。此外，鳍106C的宽度可以是不均匀的。在所描绘的实施例中，一些鳍106C具有比其他鳍更大的宽度。

栅极堆叠件112C和栅极堆叠件112D的每个连续地延伸以完全围绕(或环绕)第二电路区域122，从而形成护城河状结构。在所示实施例中，栅极堆叠件112C和栅极堆叠件112D的每个被定向为与第二电路区域122的相邻边缘平行。包括栅极堆叠件112C的护城河状结构被配置为第一保护环(或内保护环)。包括栅极堆叠件112D的护城河状结构被配置为第二保护环(或外保护环)。可以通过栅极接触插塞使栅极堆叠件112C和栅极堆叠件112D偏置到电源电压(例如，电接地)或使栅极堆叠件112C和栅极堆叠件112D保持为浮置。此外，将栅极堆叠件112C和栅极堆叠件112D设置在鳍106C的相同集上，并且将伪源极/漏极区域(例如，外延部件)夹在栅极堆叠件112C和栅极堆叠件112D之间。夹在栅极堆叠件112C和栅极堆叠件112D之间的伪源极/漏极区域通过与相应的源极/漏极区域接触插塞连接的金属线113电接地。在所示实施例中，金属线113位于栅极堆叠件112C和栅极堆叠件112D之间，并且金属线113连续地延伸以完全围绕(或环绕)第二电路区域122。

通过完全围绕第二电路区域122，除了其他优势(诸如向周围的RF电路的高频操作提供噪声干扰屏蔽)之外，至少在图35所示的工艺流程200中的工艺224处，护城河状保护环阻止蚀刻溶液泄漏到第二电路区域122中的栅极堆叠件中，这在图23至图31中进一步说明。图23至图31是沿着图22中线X’-X’的截面图。为了清楚起见，已经简化了图23至图31以更好地理解本公开的有创意性构思。例如，省略了源极/漏极区域、硅化物部件、CESL、ILD层和一些其他部件，而附加部件可以添加到半导体结构100中，并且在半导体结构100的其他实施例中，可以替换、修改或消除下面描述的一些部件。在一些实施例中，半导体结构100基本上类似于上面参考图3至图20所描述的半导体结构，但是具有插入在第一区域120中的逻辑晶体管和第二区域122中的RF晶体管之间的外保护环和内保护环。

参考图23，在图35所示的工艺流程200中的工艺222结束时，栅极介电层160(包括IL 162、高k介电层164)、阻挡金属层166(例如TaN)和主金属层168(例如钨)依次沉积在第一电路区域120、保护环区域121和第二电路区域122的栅极沟槽中。换句话说，横跨第一电路区域120、保护环区域121和第二电路区域122的栅极堆叠件112A至栅极堆叠件112D最初具有如与稍后将在RF晶体管的栅极堆叠件112B中的材料组成相同的材料组成。

参考图24，形成图案化的抗蚀剂层170，图案化的抗蚀剂层170暴露用于逻辑电路的第一电路区域120。保护环区域121和第二电路区域122由图案化的抗蚀剂层170覆盖。在各个实施例中，用于形成图案化的抗蚀剂层170的光学工艺还可以包括其他步骤，诸如软烘烤、掩模对准、曝光、曝光后烘烤、显影、漂洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的微影工艺和/或它们的组合。

参考图25，执行蚀刻工艺以从用于逻辑电路的第一电路区域120去除主金属层168。阻挡金属层166可以在蚀刻工艺期间作为蚀刻停止层。在一个实例中，阻挡金属层166包括TaN，并且蚀刻工艺是使用包括过氧化氢的蚀刻溶液的湿蚀刻工艺，过氧化氢在水溶液中自动离解以形成H+和HO

参考图26，在第一电路区域120和外保护环中的栅极沟槽中、以及在内保护环和第二电路区域122中的保留的主金属层168上方沉积功函数层172和功函数层172上方的主金属层174。功函数层172调整逻辑晶体管的功函数。主金属层174可以具有与主金属层168相同的材料组成，诸如钨，但晶粒尺寸不同，如上面参考图18所讨论的。

参考图27，在形成功函数层172和主金属层174之后，执行平坦化工艺(诸如化学机械抛光(CMP)工艺或机械抛光工艺)以去除所沉积层的多余部分。栅极沟槽中的层的剩余部分形成逻辑晶体管中的栅极堆叠件112A、形成外保护环中的栅极堆叠件112D、形成内保护环中的栅极堆叠件112C、以及形成RF晶体管中的栅极堆叠件112B。栅极堆叠件112A和栅极堆叠件112D各自包括栅极介电层160、阻挡金属层166、功函数层172和主金属层(或称为金属填充层)174。栅极堆叠件112C和栅极堆叠件112B各自包括栅极介电层160、阻挡金属层166和主金属层(或称为金属填充层)168。栅极堆叠件112A至栅极堆叠件112D的每个可以包括其他子层，诸如一个或多个覆盖层、胶层、其他合适的层和它们的组合，为了简单起见，在此没有对其进行描绘。

参考图28，执行回蚀刻工艺以使栅极堆叠件112A至栅极堆叠件112D凹进，在凹进的栅极堆叠件112A至栅极堆叠件112D上形成介电区域176，以及随后形成栅极接触插塞180和源极/漏极接触插塞184。在一些实施例中，外保护环和内保护环上的栅极接触插塞180分别使栅极堆叠件112D和栅极堆叠件112C电接地。可选地，外保护环和内保护环的栅极堆叠件112D和栅极堆叠件112C可以保持浮置。在一些实施例中，着陆在夹于栅极堆叠件112D和112C之间的伪源极/漏极区域(外延部件)上的源极/漏极接触插塞184将伪源极/漏极区域电耦接至其之上的金属线113(图22)，金属线113提供电接地。在一些实施例中，关于凹进的栅极堆叠件112D和栅极堆叠件112C，栅极堆叠件112D的栅极宽度D3可以等于栅极堆叠件112C的栅极宽度D4。不过，由于一个额外层—栅极堆叠件112D中的功函数层172，主金属层174所具有的宽度W3小于主金属层168的宽度W4，所具有的高度H3小于主金属层168的高度H4，以及所具有的体积V3小于主金属层168的体积V4。在一些实施例中，比率W4/W3大于1.2，诸如在约1.2至约2的范围内；比率H4/H3大于约1.1，诸如在约1.1至约1.5的范围内；并且体积V4/V3大于1.4，诸如在约1.4至约2的范围内。在一些实施例中，保护环的栅极宽度比RF晶体管和逻辑晶体管的栅极宽度宽，并且对于不同区域中的主金属层168和主金属层174，存在D4＝D3>D2>D1、W4>W3>W2>W1、H4＝H2>H3＝H1、以及V4>V3>V2>V1。

图29示出了在蚀刻溶液的横向泄漏进一步从内保护环中的栅极沟槽去除主金属层168时的可选实施例，诸如由于具有较长蚀刻时间的过蚀刻以确保从第一电路区域120中的栅极沟槽完全去除主金属层168。即使外保护环的栅极堆叠件112D和内保护环的栅极堆叠件112C均由于蚀刻溶液的横向泄漏而被损坏，但RF晶体管中的栅极堆叠件112B保持完好无损。栅极堆叠件112D和栅极堆叠件112C不是功能栅极堆叠件并且器件的RF性能没有受到损害。

参考图30，在第一电路区域120、外保护环、和内保护环中的栅极沟槽中、以及在第二电路区域122中的保留的主金属层168上方沉积功函数层172和功函数层172上方的主金属层174。功函数层172调整逻辑晶体管的功函数。主金属层174可以具有与主金属层168相同的材料组成，诸如钨，但晶粒尺寸不同，如上面参考图18所讨论的。

参考图31，在平坦化工艺去除所沉积层的多余部分之后，执行回蚀刻工艺以使栅极堆叠件112A至栅极堆叠件112D凹进，在凹进的栅极堆叠件112A至栅极堆叠件112D上形成介电区域176，以及随后形成栅极接触插塞180和源极/漏极接触插塞184。外保护环中的栅极堆叠件112D和内保护环中的栅极堆叠件112C包括相同的材料层。在一些实施例中，栅极堆叠件112D的栅极宽度D3在一些实施例中可以等于栅极堆叠件112C的栅极宽度D4，并且主金属层174在栅极堆叠件112D和栅极堆叠件112C两者中具有相同的尺寸(例如，宽度W3＝W4、高度H3＝H4、以及体积V3＝V4)。在一些实施例中，保护环的栅极宽度比RF晶体管和逻辑晶体管的栅极宽度宽，并且对于不同区域中的主金属层168和主金属层174，存在D4＝D3>D2>D1，W4＝W3>W2>W1，H2>H4＝H3＝H1，以及V4＝V3>V2>V1。

图32是部分构造的半导体结构100的布局的可选实施例。示出的俯视图与图22中描绘的俯视图基本上类似，但是在保护环区域121中具有额外的保护环，额外的保护环包括形成在突出鳍106D上的栅极堆叠件112E。额外的保护环沉积在外保护环和第一电路区域120之间。与上面讨论的外保护环和内保护环不同，额外的保护环不是连续的而是分段的，与护城河状的保护环相比，也将其称为分段保护环。尤其地，栅极堆叠件112E并非连续地环绕第二电路区域122延伸，而是在Y方向上被分段且纵向延伸。分段保护环使衬底偏置到接地，从而在高频操作下提供额外的噪声干扰屏蔽。但是分段保护环的分段之间的间隙并不能有效地阻挡蚀刻溶液的横向泄漏免于发生。因此，分段保护环的栅极堆叠件112E的材料组成与第一电路区域中的栅极堆叠件112A以及可能的外保护环中的栅极堆叠件112D的材料组成基本上类似，但是与第二电路区域122中受保护的栅极堆叠件112B的材料组成不同。

图33是部分构造的半导体结构100的布局的另一可选实施例。示出的俯视图与图22中描绘的俯视图基本上类似，但是在保护环区域121中具有额外的护城河状保护环，额外的护城河状保护环包括突出鳍106D和设置在鳍106D上的栅极堆叠件112E和栅极堆叠件112F。鳍106D可以具有与鳍106A和鳍106B不同的宽度(在Y方向上测量)。例如，一些鳍106D可以具有大于鳍106A、鳍106B和鳍106C中的任一个的宽度。此外，鳍106D的宽度可以是不均匀的，其中一些鳍106D具有比其他鳍更大的宽度。

栅极堆叠件112E和栅极堆叠件112F的每个连续地延伸以完全围绕(或环绕)第二电路区域122。在所示实施例中，栅极堆叠件112E和栅极堆叠件112F的每个被定向为与第二电路区域122的相邻边缘平行。包括栅极堆叠件112E的护城河状结构被配置为第三保护环(或第二内保护环)。包括栅极堆叠件112F的护城河状结构被配置为第四保护环(或第二外保护环)。可以通过栅极接触插塞使栅极堆叠件112E和栅极堆叠件112F偏置到电源电压(例如，电接地)，或使栅极堆叠件112E和栅极堆叠件112F保持浮置。此外，将栅极堆叠件112E和栅极堆叠件112F设置在鳍106D的相同集上，并且将伪源极/漏极区域(例如，外延部件)夹在栅极堆叠件112E和栅极堆叠件112F之间。夹在栅极堆叠件112E和栅极堆叠件112F之间的伪源极/漏极区域通过与源极/漏极接触插塞连接的金属线123电接地。在所示实施例中，金属线123位于栅极堆叠件112E和栅极堆叠件112F之间，并且金属线123连续地延伸以完全围绕(或环绕)第二电路区域122。在一些实施例中，栅极堆叠件112C和栅极堆叠件112D的栅极宽度可以彼此相等，并且栅极堆叠件112E和栅极堆叠件112F的栅极宽度可以彼此相等，但大于栅极堆叠件112C和栅极堆叠件112D的栅极宽度。在一些实例中，栅极堆叠件112E和栅极堆叠件112F的栅极宽度与栅极堆叠件112C和栅极堆叠件112D的栅极宽度的比率可以大于约1.5。此外，栅极堆叠件112E和栅极堆叠件112F之间的栅极间距可以大于栅极堆叠件112C和栅极堆叠件112D之间的栅极间距，诸如在一些实例中大于大约1.5的比率。在一些实施例中，金属线123的线宽大于金属线113的线宽。

通过具有两对护城河状保护环—包括伪栅极堆叠件112C和伪栅极堆叠件112D的第一对保护环和包括伪栅极堆叠件112E和伪栅极堆叠件112F的第二对保护环，第二电路区域122被更好地保护而免于受到由蚀刻溶液的横向泄漏导致的栅极损坏。在一个实例中，横向泄漏到达第二外保护环，并且第二外保护环的栅极堆叠件112F具有与第一电路区域120中的逻辑晶体管相同的金属栅极组成，而栅极堆叠件112E、栅极堆叠件112D、栅极堆叠件112C具有与第二电路区域122中的RF晶体管相同的金属栅极组成。在一个实例中，横向泄漏到达第二内保护环，并且第二外保护环的栅极堆叠件112F和第二内保护环的栅极堆叠件112E具有与第一电路区域120中的逻辑晶体管相同的金属栅极组成，而栅极堆叠件112D、栅极堆叠件112C具有与第二电路区域122中的RF晶体管相同的金属栅极组成。在一个实例中，横向泄漏到达第一外保护环，并且第二外保护环的栅极堆叠件112F、第二内保护环的栅极堆叠件112E、以及第一外保护环的栅极堆叠件112D具有与第一电路区域120中的逻辑晶体管相同的金属栅极组成，而栅极堆叠件112C具有与第二电路区域122中的RF晶体管相同的金属栅极组成。在一个实例中，横向泄漏到达第一内保护环，并且第二外保护环的栅极堆叠件112F、第二内保护环的栅极堆叠件112E、第一外保护环的栅极堆叠件112D、以及第一内保护环的栅极堆叠件112C具有与第一电路区域120中的逻辑晶体管相同的金属栅极组成，而第二电路区域122中的RF晶体管被保护而免受横向泄漏的影响，并且具有不同的金属栅极组成以用于RF应用。

图34A至图34D示出了一些示例性晶体管，可以将本公开的实施例施加该示例性晶体管中，从而使得可以使用这些晶体管作为逻辑晶体管和/或RF晶体管。图34A示出了双栅极晶体管的截面图，其中两个栅极形成在沟道的相对侧上。图34B示出了形成在衬底102上的FinFET的立体图。图34C示出了包括两个沟道层的GAA晶体管的立体图，其中金属栅极堆叠件包裹在两个沟道层中的每个周围。图34D示出了包括一个沟道层的GAA晶体管。可以采用本公开实施例形成这些晶体管的栅极堆叠件，以改进电路性能。

本公开提供了具有多个具有不同功能(诸如逻辑电路和RF电路)的电路区域的IC结构的各种实施例。在上述各种实施例中，RF电路由一个或多个护城河状保护环完全围绕，从而消除了或降低了由于替换栅极工艺期间蚀刻溶液的横向泄漏带来的工艺缺陷。相应地，整体IC结构具有增强的电路性能而没有降低制造质量。

在一个示例性方面，本公开提供了一种半导体结构。半导体结构包括具有第一电路区域和第二电路区域的半导体衬底、包括设置在第一电路区域中的第一栅极堆叠件的第一晶体管、包括设置在第二电路区域中的第二栅极堆叠件的第二晶体管，第一栅极堆叠件和第二栅极堆叠件具有不同的材料组成，以及设置在第一电路区域和第二电路区域之间的保护环结构，保护环结构完全围绕第二电路区域。在一些实施例中，第二晶体管是高频晶体管并且第一晶体管是逻辑晶体管。在一些实施例中，第一电路区域完全围绕第二电路区域。在一些实施例中，保护环结构包括至少伪栅极堆叠件，该伪栅极堆叠件连续地延伸并完全围绕第二电路区域。在一些实施例中，保护环结构包括第一伪栅极堆叠件和第二伪栅极堆叠件，其中第一伪栅极堆叠件和第二伪栅极堆叠件中的每个连续地延伸并完全围绕第二电路区域。在一些实施例中，第一伪栅极堆叠件和第二伪栅极堆叠件设置在至少相同的有源区域上。在一些实施例中，有源区域具有从半导体衬底突出的鳍状。在一些实施例中，第一栅极堆叠件和第一伪栅极堆叠件包括相同的材料组成，该相同的材料组成与第二栅极堆叠件和第二伪栅极堆叠件不同。在一些实施例中，第一栅极堆叠件、第一伪栅极堆叠件和第二伪栅极堆叠件包括相同的材料组成，该相同的材料组成与第二栅极堆叠件不同。在一些实施例中，第一栅极堆叠件具有小于参考节距的第一栅极节距，并且第二栅极堆叠件具有大于参考节距的第二栅极节距。

在另一示例性方面，本公开提供了一种半导体结构。半导体结构包括具有逻辑电路区域和射频(RF)电路区域的半导体衬底、包括设置在逻辑电路区域中的第一栅极堆叠件的第一晶体管、包括设置在RF电路区域中的第二栅极堆叠件的第二晶体管、以及设置在逻辑电路区域和RF电路区域之间的保护环结构，保护环结构包括完全围绕RF电路区域的内保护环和完全围绕内保护环和RF电路区域的外保护环。在一些实施例中，保护环结构还包括设置在内保护环和外保护环之间的外延部件，以及电耦接至外延部件的金属线，并且金属线完全围绕RF电路区域。在一些实施例中，外保护环包括第一伪栅极堆叠件，并且内保护环包括第二伪栅极堆叠件，并且其中第一伪栅极堆叠件和第二伪栅极堆叠件设置在相同的有源区域上。在一些实施例中，外保护环包括第一伪栅极堆叠件，并且内保护环包括第二伪栅极堆叠件，并且第一伪栅极堆叠件包括与第一栅极堆叠件相同的第一材料组成，并且第二伪栅极堆叠件包括与第二栅极堆叠件相同的第二材料组成。在一些实施例中，外保护环包括第一伪栅极堆叠件，并且内保护环包括第二伪栅极堆叠件，并且第一伪栅极堆叠件和第二伪栅极堆叠件包括与第一栅极堆叠件相同但是与第二栅极堆叠件不同的材料组成。在一些实施例中，内保护环包括第一金属填充层，外保护环包括第二金属填充层，并且第一金属填充层具有大于第二金属填充层的宽度。在一些实施例中，保护环结构为第一保护环结构，并且半导体结构还包括设置在逻辑电路区域和第一保护环结构之间的第二保护环结构。

在又一示例性方面，本公开提供了一种制造半导体器件的方法。该方法包括在衬底的第一电路区域中形成第一栅极堆叠件，在衬底的第二电路区域中形成第二栅极堆叠件，在第一电路区域和第二电路区域之间的保护环区域中形成第三栅极堆叠件，第一栅极堆叠件、第二栅极堆叠件和第三栅极堆叠件各自包括相同的材料组成，并且在俯视图中，第三栅极堆叠件完全围绕第二电路区域，沉积覆盖保护环区域和第二电路区域的图案化的掩膜层，执行蚀刻工艺以去除第一栅极堆叠件中的第一金属填充层，该蚀刻工艺还部分地蚀刻第三栅极堆叠件以形成间隙，在第二栅极堆叠件中和第三栅极堆叠件的间隙中沉积第二金属填充层，以及平坦化半导体器件以暴露第二栅极堆叠件中的第一金属填充层。在一些实施例中，第一金属填充层和第二金属填充层包括相同的金属但具有不同的晶粒尺寸。在一些实施例中，第一电路区域是逻辑电路区域，并且第二电路区域是射频(RF)电路区域。

前面概述了落干实施例的特征。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。