半导体装置仿真系统和方法

本申请要求于2022年7月28日提交到韩国知识产权局的第10-2022-0093713号韩国专利申请的优先权，所述韩国专利申请的主题通过引用全部包含于此。

技术领域

发明构思涉及提供半导体装置的一个或多个仿真的方法和系统(以下统称为“半导体装置仿真系统和/或方法”)。更具体地，发明构思涉及使用图神经网络(GNN)的半导体装置仿真系统和方法。

背景技术

生成用于半导体装置的预测仿真通常可能是非常耗时的，并且还可能需要相当大的成本。例如，根据与用于制造半导体装置的一个或多个制作工艺相关联的可变条件来对半导体装置的一个或多个属性进行仿真可能需要大量计算资源。附加地或替代地，根据一个或多个可变物理环境中的半导体装置的一个或多个操作状态对半导体装置的一个或多个属性进行仿真可能需要大量计算资源。也就是说，为了全面地执行与半导体装置的仿真相关联的各种物理分析，通常必须花费大量的时间和/或资源。此外，当包含多个因素时，当前的仿真可能证明不如期望的准确。

发明内容

与发明构思的方面一致，一些实施例提供一种对半导体装置进行仿真的方法，该方法表现出提高的预测准确度和更高的效率。在一些方面中，根据发明构思的实施例的系统和方法使用表征仿真的半导体装置的网格的变化来预测半导体装置的一个或多个属性的变化。在一些方面中，根据发明构思的实施例的系统和方法关于用于制造半导体装置的一个或多个制作工艺的变化和/或施加到半导体装置的操作或环境条件(例如，一个或多个偏置条件)的变化，来对半导体装置进行仿真。然而，与发明构思相关联的这样的技术方面不仅限于在此明确阐述的技术方面，而本领域技术人员在考虑以下具体实施方式的基础上可清楚地理解其他技术方面。

根据发明构思的一个方面，一种半导体装置仿真系统包括：随机存取存储器(RAM)，存储半导体装置仿真器，其中，半导体装置仿真器被配置为生成仿真的半导体装置，并且还被配置为生成与仿真的半导体装置相关联的网格；以及中央处理器(CPU)，被配置为执行半导体装置仿真器，其中，CPU被配置为：从与网格相关联的信息提取节点和连接在节点之间的边，使用关于节点和边生成的图信息来生成图形化的网格，并且响应于施加到仿真的半导体装置的状态信息的变化，使用接收节点和边作为输入的图神经网络(GNN)学习模型来预测网格的变化。

根据发明构思的另一方面，一种对半导体装置进行仿真的方法包括：使用半导体装置仿真器来生成与仿真的半导体装置相关联的网格；从与网格相关联的信息提取节点；使用与网格相关联的信息来提取连接在节点之间的边；生成关于节点和边的图信息；将图信息施加到图神经网络(GNN)学习模型；以及响应于施加到仿真的半导体装置的状态信息的变化，使用GNN学习模型来预测网格的变化。

根据发明构思的另一方面，一种计算机系统包括：至少一个处理器；以及非暂时性存储介质，存储指令，所述指令在由所述至少一个处理器执行时使所述至少一个处理器：通过使用关于仿真的半导体装置生成的网格生成与节点和连接在节点之间的边相关联的图信息，来生成图形化的网格；并且响应于施加到仿真的半导体装置的状态信息的变化，使用接收图信息作为输入的图神经网络(GNN)学习模型来预测网格的变化。

根据发明构思的另一方面，一种包括指令的非暂时性计算机可读存储介质，所述指令在由至少一个处理器执行时使所述至少一个处理器通过生成与关于仿真的半导体装置生成的网格相关的节点和连接在节点之间的边相关联的图信息，来生成图形化的网格，并且响应于施加到仿真的半导体装置的状态信息的变化，使用接收图信息作为输入的图神经网络(GNN)学习模型来预测网格的变化。

附图说明

在考虑以下详细描述以及附图的基础上，发明构思的以上和其他方面和特征将变得更加清楚，其中：

图1是示出根据发明构思的实施例的半导体装置仿真系统的框图；

图2是概述根据发明构思的实施例的对半导体装置进行仿真的方法的流程图；

图3是示出由半导体装置仿真器生成的仿真的半导体装置的一部分的计算机生成的图像；

图4是示出与图3的仿真的半导体装置的一部分相关联的特定示例性网格、边和节点的概念图；

图5是示出使用与图4的网格相关联的信息提取的示例性节点特征的概念图；

图6是示出使用与图4的网格相关联的信息提取的示例性边矩阵的概念图；

图7是列出可被施加到仿真的半导体装置的示例性状态信息的表格；

图8是进一步示出图2的对半导体装置进行仿真的方法的框图；

图9是示出使用根据发明构思的实施例的对半导体装置进行仿真的方法生成的电流-电压曲线的准确度的曲线图；

图10是另一计算机生成的图像，另一计算机生成的图像示出由半导体装置仿真器生成的仿真的半导体装置的一部分，并且进一步示出与半导体装置相关联的预测的网格的变化；

图11是示出根据发明构思的实施例的对半导体装置进行仿真的另一方法的流程图；

图12是示出已经应用了多跳的多个图神经网络的概念图；

图13是进一步示出图11的对半导体装置进行仿真的方法的框图；

图14是示出根据发明构思的实施例的对半导体装置进行仿真的又一方法的流程图；

图15是进一步示出图14的对半导体装置进行仿真的方法的框图；

图16是示出根据发明构思的实施例的计算机系统的框图；以及

图17是示出根据发明构思的实施例的系统的框图。

具体实施方式

贯穿书写的描述和附图，同样的参考标号和标签用于表示同样的或相似的元件、组件、特征和/或方法步骤。

图1是示出根据发明构思的实施例的提供半导体装置的仿真的半导体装置仿真系统100的框图。

参照图1，半导体装置仿真系统100可包括中央处理器(CPU)110、随机存取存储器(RAM)120、输入/输出(I/O)接口130、数据存储设备(或存储设备)140和系统总线150。

在此，半导体装置仿真系统100可被实现为使用机器学习(例如，图神经网络(GNN)学习模型)执行一个或多个半导体装置的一个或多个仿真的专用装置。例如，半导体装置仿真系统100可使用能够驱动设计程序(例如，计算机辅助设计(TCAD)仿真程序)的计算机或工作站而被实现。以下将参照图16和图17以一些附加细节描述这样的示例。

因此，在这方面，CPU 110可执行软件(例如，一个或多个应用程序、一个或多个操作系统和/或一个或多个装置驱动器)，以便在功能上启用半导体装置仿真系统100。例如，CPU 110可执行与存储在RAM 120中的操作系统相关的启用软件，无论该启用软件如何具体实现的。也就是说，CPU 110可执行被配置为由操作系统驱动的各种应用程序(一个或多个)。在这方面，CPU 110可执行存储在RAM 120中的半导体装置仿真器125，其中，半导体装置仿真器125可包括关于GNN学习模型进行操作的机器学习(ML)算法126(例如，包括GNN学习模型的机器学习(ML)算法126)和存储在例如存储设备140中的各种学习(或“训练的”)数据144。也就是说，半导体装置仿真系统100可通过驱动半导体装置仿真器125，来对特定半导体装置的操作和/或性能进行仿真。

这里，操作系统和应用程序(一个或多个)中的一个或两个可被加载到RAM 120中。在启动半导体装置仿真系统100时，存储在存储设备140中的操作系统镜像可根据建立的引导序列而被加载到RAM 120。

与半导体装置仿真系统100相关联的一个或多个I/O操作可由操作系统支持。因此，各种应用程序(一个或多个)可响应于用户选择或者根据定义的或基本的系统服务而被加载到RAM 120。

在一些实施例中，半导体装置仿真器125还可从存储设备140被加载到RAM 120。这里，RAM 120可使用易失性存储器(例如，静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM))和/或非易失性存储器(例如，相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)、与非(NAND)型闪存和/或或非(NOR)型闪存)而被不同地实现。

在一些实施例中，半导体装置仿真器125可被配置为使用包括GNN学习模型的ML算法126来执行半导体装置仿真。也就是说，半导体装置仿真器125可用于生成将被仿真的半导体装置(以下，“仿真的半导体装置”)。因此，可关于仿真的半导体装置生成多个网格。在一个示例中，半导体装置仿真器125还可包括用于生成上述网格的网格生成模块(未示出)。此后，CPU 110可用于使用与网格相关联的信息来提取多个节点。CPU 110还可用于使用与网格相关联的信息来提取连接在多个节点之间的多个边。以这种方式，CPU 110可通过提取与多个节点相关联的信息以及与网格相关联的边来生成图形化的网格。此后，CPU 110可使用施加了(或输入了)图形化的网格的GNN学习模型，根据施加到仿真的半导体装置的各种状态信息(例如，一个或多个偏置条件(例如，电压和/或电流))的变化，来预测网格的一个或多个变化(以下，“变化”)。使用该方法，尽管针对网格的各种变化的效率的提高，仿真的预测准确度也可被提高。以下将以一些附加的细节描述前述特征。

I/O接口130可用于控制一个或多个用户输入和/或输出装置的互连和操作。例如，I/O接口130可促进键盘、鼠标、监控器、显示器等的连接和使用，从而允许从用户接收命令、指令和/或数据，并且还向用户提供关于半导体装置仿真系统100的进展以及仿真结果的音频和/或视觉信息。用于训练半导体装置仿真器125的目标数据可通过I/O接口130被传送。

存储设备140可被不同地实现为支持半导体装置仿真系统100的操作的存储介质。在这方面，存储设备140可用于存储一个或多个应用程序、一个或多个操作系统镜像和/或各种数据。在一些实施例中，存储设备140可用于存储和更新与半导体装置仿真器125相关联的训练的数据144。这里，存储设备140可使用存储器卡(例如，多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、安全数字(SD)、微型SD等)和/或硬盘驱动器(HDD)而被实现。替代地或附加地，存储设备140可包括NAND型闪存和/或下一代非易失性存储器(诸如，PRAM、MRAM、ReRAM或FRAM)、或NOR闪存。

系统总线150可用于不同地使半导体装置仿真系统100的组件互连。也就是说，CPU110、RAM 120、I/O接口130和存储设备140可经由系统总线150电互连，使得各种数据可被高效地传送(即，发送和/或接收)。在一些实施例中，系统总线150可包括仲裁半导体装置仿真系统100的各种组件之间的数据通信的能力。本领域技术人员将理解，系统总线150可被不同地配置，并且附加或替代组件可被包括在半导体装置仿真系统100中。

图2是在一个示例中示出根据发明构思的实施例的对半导体装置进行仿真的方法的流程图。在该上下文中，短语“对半导体装置进行仿真”可被理解为提供或生成半导体装置的仿真。

参照图1和图2，半导体装置仿真器125可用于生成仿真的半导体装置。也就是说，半导体装置仿真器125可用于生成与仿真的半导体装置相关联的多个网格。

根据生成的网格，CPU 110可使用与网格相关联的信息来提取多个节点。CPU 110还可使用与网格相关联的信息来提取存在于多个节点之间的多个边。以这种方式，CPU 110可基本上对网格“进行图形化”，并通过提取与多个节点相关的信息和与网格相关的多个边来生成与图形化的网格相关联的图信息(S10)。

一旦图信息已经被生成，CPU 110就可将图信息施加(或输入)到GNN学习模型(S20)，GNN学习模型还接收图形化的网格作为输入。

此后，可通过GNN学习模型来生成与施加到仿真的半导体装置的各种状态信息(例如，一个或多个偏置条件)的变化对应的网格的变化，并且通过以这种方式预测网格的变化，GNN学习模型可用于生成预测的网格(S30)。在另一示例中，CPU 110可响应于施加到仿真的半导体装置的状态信息的变化，通过将图形化的网格(例如，使用图信息生成的图形化的网格)输入到半导体装置仿真器(例如，GNN学习模型)来预测网格的变化。在一个示例中，图形化的网格可包括图信息。使用这种对半导体装置进行仿真的方法，发明构思的实施例提供针对网格的变化的提高的预测准确度和仿真效率。

图3是示出可使用半导体装置仿真器125生成的仿真的半导体装置1的示例性示图。

参照图1、图2和图3，假设由半导体装置仿真器125生成的仿真的半导体装置1(或仿真的半导体装置1的一部分)是包括将使用一个或多个半导体工艺制作的至少一个晶体管(以下，“晶体管”)的三维(3D)结构。因此，由半导体装置仿真器125提供的网格可用于限定晶体管的结构。

在一些实施例中，针对晶体管限定的三维结构的至少一部分的状态可被考虑。例如，施加到基底SUB部分、晶体管的源极、漏极或栅极的偏置(例如，电压和/或电流)可被考虑。在这方面，3D结构的特定部分可被称为感兴趣区域(或ROI)。

图4是示出与图3的仿真的半导体装置1相关联的ROI的概念图。这里，ROI包括多个节点(例如，节点1、节点2、节点3、节点4……)以及与对应于图3的仿真的半导体装置1的一部分的各种网格相关联的连接边的相关组合。然而，本领域技术人员将理解，图4的概念性示出仅是可存在并且关于仿真的半导体装置1评估的许多ROI的示例，其中，每个ROI可具有不同形状并且包括网格、边和/或节点的不同组合。

图5是示出可基于与图4的网格相关联的信息提取的示例性节点特征的概念图。因此，参照图1、图3和图5，假设CPU 110提取与图4的示例的由半导体装置仿真器125生成的网格相关联的多个节点。也就是说，CPU 110可生成(或识别)节点，生成与节点相关的各种节点特征，并且使用具有各种节点特征的节点来填充(populate)节点特征矩阵X。在这方面，可使用与仿真的半导体装置1相关的如由半导体装置仿真器125提供的与网格相关联的信息，生成节点和对应的节点特征。

图6是示出关于与图4的网格相关联的信息生成(或提取)的边矩阵(A)的概念图。

参照图1、图3和图6，进一步假设CPU 110使用如由半导体装置仿真器125提供的与仿真的半导体装置相关联的信息(例如，输入信息)，来提取包括与图4的网格的节点之间的连接边相关的信息的边矩阵A。也就是说，CPU 110可基于与仿真的半导体装置1的至少一个ROI相关的如由半导体装置仿真器125提供的与网格相关联的信息，从与连接在节点(例如，节点1、节点2、节点3和节点4)之间的边相关联的信息生成边矩阵A。

例如并且参照图6，在查看边矩阵A时，可理解，行和列中的每个表示相应的节点，其中，基于确定相应的节点之间是否已经形成边，边值可被定义为“1”(例如，针对形成的边)或“0”(例如，针对未形成的边)。

因此，参照图6的边矩阵A和图4的概念图，可关于边矩阵A内的定位表示与各种边相关联的信息。因此，例如，在节点1与节点1之间形成与第一行和第一列相关联的第一边；在节点1与节点2之间形成与第二行和第一列相关联的第二边；在节点1与节点3之间不形成与第一行和第三列相关联的第三边等。因此，图5的节点特征矩阵X可被理解为可被施加到GNN的输入向量，并且图6的边矩阵A可被理解为针对图5的节点特征矩阵X的邻接矩阵(adjacency matrix)，并且可以是可被施加到GNN的另一输入向量。

图7是列出与发明构思的实施例一致的可被施加到仿真的半导体装置的示例性状态信息的表。

参照图1和图7，CPU 110关于与图3的仿真的半导体装置1对应的网格生成与图形化的网格相关联的各种图信息(例如，图5的节点特征矩阵X和/或图6的边矩阵A)，作为GNN学习模型的一个或多个输入。此后，可使用接收图形化的网格作为输入的GNN学习模型来预测响应于施加到仿真的半导体装置1的各种状态信息(例如，一个或多个偏置条件)的变化的网格的变化。

在这方面，与仿真的半导体装置1相关的将被施加到GNN学习模型的状态信息可包括例如图7的表1中列出的偏置条件。例如，假设仿真的半导体装置1的第0节点(节点0)与晶体管的源极相关联；仿真的半导体装置1的第一节点(节点1)与晶体管的栅极相关联；仿真的半导体装置1的第2节点(节点2)与晶体管的漏极相关联；并且仿真的半导体装置1的第3节点(节点3)与晶体管的主体(例如，基底SUB)相关联。因此，偏置条件可被定义，其中，0V被施加到第0节点(节点0)，1V被施加到第一节点(节点1)，1V被施加到第二节点(节点2)，并且0V被施加到第三节点(节点3)。

根据前述假设，CPU 110可响应于如施加到仿真的半导体装置1的由图7的表1中列出的偏置条件描述的状态信息的变化，基于针对图3的仿真的半导体装置1生成的网格，在接收图形化的网格作为输入的GNN学习模型的上下文中，预测网格的变化。

图8是在一个示例中进一步示出根据发明构思的实施例的关于图2描述的对半导体装置进行仿真的方法的框图。

参照图1、图2和图8，半导体装置仿真器125可再次用于生成仿真的半导体装置。也就是说，可关于仿真的半导体装置生成多个网格。在一些实施例中，半导体装置仿真器125可以是TCAD仿真程序。

此后，CPU 110可用于使用与生成的网格相关联的信息(以下，“网格信息”(或Inf_mesh))来提取多个节点(例如，图5的节点特征矩阵X)。在这方面，网格信息(Inf_mesh)可被表示为将被施加到GNN学习模型50的具有例如“dat”和/或“grd”格式的输入信息。CPU 110还可用于使用网格信息(Inf_mesh)来提取在节点之间不同地连接(或形成)的多个边(例如，图6的边矩阵A)，并且CPU 110还可用于提取与图形化的网格相关的包括例如与节点和边相关联的信息的图信息(10)。

此后，CPU 110可将与图形化的网格相关联的图信息(例如，图5的节点特征矩阵X和图6的边矩阵A中的至少一个)作为GNN学习模型50的输入。这里，包括在GNN学习模型50中的各种GNN层20可包括多个图神经网络(GNN)。例如，多个GNN可包括连续的第一图神经网络和第二图神经网络。因此，可接收第一图神经网络的输出作为第二图神经网络的输入。在这种情况下，传送到第二图神经网络的第一图神经网络的输出可以是经受层归一化的输出。

使用这种配置，可通过接收图形化的网格作为一个或多个输入的GNN层20，生成响应于施加到仿真的半导体装置的状态信息(例如，偏置条件)的变化而预测网格的变化的输出。然后，CPU 110可对预测网格的变化的一个或多个输出进行收集(或池化)(40)，并且在一些实施例中作为进一步的结果，与(例如，图3的)仿真的半导体装置1的状态信息(Inf_state)相关的各种电流-电压曲线(一个或多个)(I-V曲线)可被生成。在一些实施例中，由GNN层20提供的预测的变化可经受线性化处理(例如，由CPU 110执行)，以便产生预测的网格。

因此，在一些实施例中，由图8的方法预期的GNN学习模型可被理解为促进以下方法步骤：(1)使用多个图神经网络执行推断，(2)对使用多个图神经网络的推断的结果进行池化，以及此后(3)响应于使用多个图神经网络的推断，基于池化的结果生成至少一个电流-电压曲线作为用于仿真的半导体装置的输出。

替代地或附加地，在一些实施例中，由图8的方法预期的GNN学习模型还可被理解为促进以下方法步骤：(1)使用多个图神经网络执行推断以生成推断结果，(2)对使用多个图神经网络的推断结果进行线性化以生成线性化的结果，以及此后(3)响应于线性化的结果来预测网格的变化。在一个示例中，可通过对预测的网格的变化进行池化来生成至少一个电流-电压曲线。在一个示例中，半导体装置仿真器可执行上述生成至少一个电流-电压曲线的操作和预测网格的变化的操作中的至少一者。

图9是针对特定实施例示出通过根据发明构思的实施例的对半导体装置进行仿真的方法生成的电流-电压曲线(I-V曲线)的所得准确度的曲线图。

参照图1、图8和图9，CPU 110可用于确定通过对预测网格的变化(即，变化的网格)的输出进行池化生成的电流-电压曲线(I-V曲线)的准确性。在图9的曲线图中，实线表示响应于与仿真的半导体装置相关联的预测的网格的变化而提取的对应电流-电压曲线(I-V曲线)。也就是说，包括圆形或菱形的每条图形线是使用例如半导体装置仿真器125由如施加到仿真的半导体装置1的状态信息(Inf_state)的变化产生的电流-电压曲线(I-V曲线)。

如图9中所示出，根据发明构思的实施例，基于与仿真的半导体装置相关联的预测的网格相关的变化，提取的电流-电压曲线(I-V曲线)的预测准确度是优异的。也就是说，参照图1、图8和图9，CPU 110可对预测网格的变化(即，变化的网格)的输出进行线性化(30)，其中，与图3相比，与变化的网格对应的半导体装置2可由图10表示。

参照图1、图3、图8和图10，可通过根据发明构思的实施例的半导体装置仿真系统100的操作，基于与半导体装置1相关(或源自半导体装置1)的预测的网格的变化来提取半导体装置2。也就是说，如上所述，半导体装置仿真器125可用于生成与(原始)网格的数量相关的仿真的半导体装置。然后，CPU 110可使用与网格相关联的信息来提取节点，并且使用与网格相关联的信息来提取连接在节点之间的边。此后，CPU 110可通过提取与同网格相关的节点和边相关的信息来生成图形化的网格。然后，CPU 110可响应于施加到仿真的半导体装置的状态信息(例如，偏置条件)的变化，使用接收图形化的网格作为一个或多个输入的GNN学习模型来预测网格的变化。该方法已经示出显著地提高与网格的变化相关联的仿真的预测准确度和效率。

图11是在另一示例中示出根据发明构思的实施例的对半导体装置进行仿真的方法的流程图。图11的方法可与图2的方法进行比较，其中，方法步骤S22代替方法步骤S20。在这方面，与图形化的网格相关联的图信息可被施加到应用了多跳(multi-hop)的多个GNN模型(S22)。例如，图12是在一个示例中示出应用了多跳的多个GNN模型的概念图。

在这方面，术语“跳”可关于一个类型的节点(例如，节点1、节点2或节点3)而被使用。也就是说，在应用单跳的情况下(例如，当预测第一节点1的变化时)，仅反映第二节点2的特征。相比之下，在应用多跳的情况下，例如，当预测第一节点1的变化时，可通过反映了反映第三节点3的特征的第二节点2的特征来预测第一节点1的变化。换言之，可进一步提高根据一些实施例的用于对半导体装置进行仿真的方法和系统的预测准确度和效率。

与图11和图12的示例一致，图13是在另一示例中进一步示出根据发明构思的实施例的使用半导体装置仿真系统对半导体装置进行仿真的方法的框图，其中多跳被应用于系统。

将图8的方法步骤(S20)与图13的方法步骤S22进行比较，假设图13的GNN学习模型50的多个图神经网络(M-GNN)层(22)使用(或包括)应用了多跳的多个图神经网络(M-GNN)。

图14是在又一示例中示出根据发明构思的实施例的对半导体装置进行仿真的方法的另一示例的流程图，其中，方法步骤S24代替图13的方法步骤S22或图8的方法步骤S20。

参照图14，与图形化的网格相关联的图信息可被施加到仿射变换与多跳一起被附加地应用的多个图神经网络(GNN)(S24)。这里，本领域技术人员将理解仿射变换的本质和用途。例如，仿射变换可以是对多个图神经网络(GNN)的每层执行的线性操作。在一些实施例中，仿射变换可被理解为保留节点和边的线性映射方法。

图15是进一步示出根据发明构思的实施例的图14的方法的框图。

参照图15，代替图13中的应用了多跳的图神经网络(M-GNN)，图15的图神经网络(GNN)学习模型50的多个图神经网络(MH-GNN)(24)可使用(或包括)应用了多跳和仿射变换的多个图神经网络(MH-GNN)。

在一些实施例中，关于图1至图15描述的根据发明构思的实施例的对半导体装置进行仿真的方法和系统可由与以下关于图16和图17描述的计算系统相似的计算系统执行。

例如，图8、图13和图15中所示出的每个块可对应于包括在计算系统中的硬件、软件或硬件和软件的组合。硬件可包括可编程组件(诸如，中央处理器(CPU)、数字信号处理器(DSP)或图形处理器(GPU))、可重新配置组件(诸如，现场可编程门阵列(FPGA))、和提供固定功能的组件(诸如，知识产权(IP)块)中的至少一者。软件可包括可由可编程组件执行的一系列指令和可由编译器转换为一系列指令的代码中的至少一者，并且可被存储在非暂时性存储介质中。

图16是示出根据发明构思的实施例的计算机系统160的框图。

参照图16，计算机系统160可用于实施(或执行)与上面参照图1至图15描述的实施例一致的对半导体装置进行仿真的方法。

计算机系统160可表示包括通用计算系统或专用计算系统的任何系统。例如，计算机系统160可包括个人计算机、服务器计算机、膝上型计算机和家用电器。如图16中所示，计算机系统160可包括至少一个处理器161、存储器162、存储系统163、网络适配器164、I/O接口165和显示器166。

至少一个处理器161可执行包括计算机系统可执行指令的程序模块。程序模块可包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、逻辑数据结构。存储器162可包括以易失性存储器(例如，RAM)形式的计算机系统可读介质。至少一个处理器161可访问存储器162并执行加载到存储器162中的指令。在一些实施例中，存储系统163可非易失性地存储信息，并且可包括至少一个程序产品，该至少一个程序产品包括程序模块，该程序模块被配置为执行机器学习模型的训练，以便预测上面参照附图描述的多个网格的变化。由于程序是非限制性示例，因此它可包括操作系统、至少一个应用、其他程序模块和程序数据。

网络适配器164可提供对局域网(LAN)、广域网(WAN)和/或公共网络(例如，互联网)的访问。I/O接口165可提供与外围装置(诸如，键盘、定点装置和音频系统)的通信通道。显示器166可输出不同类型的信息以供用户检查它们。

在一些实施例中，为了预测上述多个网格的目的而训练机器学习模型可使用计算机程序产品而被实现。计算机程序产品可包括非暂时性计算机可读介质(或存储介质)，非暂时性计算机可读介质(或存储介质)包括用于至少一个处理器161执行图像处理和/或模型训练的计算机可读程序指令。由于计算机可读指令是非限制性示例，因此它可包括汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据或者以至少一种编程语言编写的源代码或目标代码。

计算机可读介质可以是能够非暂时地保持和存储由至少一个处理器161执行的指令的任何类型的介质或任何指令可执行装置。计算机可读介质可以是电子存储装置、磁存储装置、光存储装置、电磁存储装置、半导体存储装置或它们的任何组合，但是发明构思不限于此。例如，计算机可读介质可以是便携式计算机磁盘、硬盘、RAM、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、闪存、SRAM、光盘(CD)、数字视频光盘(DVD)、记忆棒、软盘、机械编码装置(诸如，穿孔卡片)或它们的任何组合。

图17是示出根据发明构思的实施例的系统170的框图。

参照图17，系统170可执行上面参照图1至图15描述的根据一些实施例的用于对半导体装置进行仿真的方法。因此，系统170可具有低复杂度并且可快速地生成准确的结果。

参照图17，系统170可包括至少一个处理器171、存储器173、人工智能(AI)加速器175和硬件(HW)加速器177，并且至少一个处理器171、存储器173、AI加速器175和硬件加速器177可经由总线179彼此通信。在一些实施例中，至少一个处理器171、存储器173、AI加速器175和硬件加速器177可被包括在一个半导体芯片中。此外，在一些实施例中，至少一个处理器171、存储器173、AI加速器175和硬件加速器177中的至少两个可分别被包括在安装在板上的两个或更多个半导体芯片中。

至少一个处理器171可执行指令。例如，至少一个处理器171可通过执行存储在存储器173中的指令来执行操作系统，或者可执行在操作系统上执行的应用。在一些实施例中，至少一个处理器171可通过执行指令来指示AI加速器175和/或硬件加速器177执行任务，并且可从AI加速器175和/或硬件加速器177获得执行任务的结果。在一些实施例中，至少一个处理器171可以是针对特定用途定制的专用指令集处理器(ASIP)，或者可支持专用指令集。

存储器173可具有用于数据存储的任意结构。例如，存储器173可包括易失性存储器装置(诸如，DRAM或SRAM)，或者可包括非易失性存储器装置(诸如，闪存或RRAM)。至少一个处理器171、AI加速器175和硬件加速器177可经由总线179将数据(例如，图5的节点特征矩阵X、图6的边矩阵A和/或图7的表1)存储在存储器173中或者从存储器173读取数据。

AI加速器175可表示为AI应用设计的硬件。在一些实施例中，AI加速器175可包括用于实现神经形态结构的神经处理器(NPU)，可通过处理从至少一个处理器171和/或硬件加速器177提供的输入数据来生成输出数据，并且可将输出数据提供给至少一个处理器171和/或硬件加速器177。在一些实施例中，AI加速器175可以是可编程的，并且它可由至少一个处理器171和/或硬件加速器177编程。

硬件加速器177可表示被设计为以高速执行特定操作的硬件。例如，硬件加速器177可被设计为以高速执行数据转换(诸如，解调、调制、编码和解码)。硬件加速器177可以是可编程的，并且它可由至少一个处理器171和/或硬件加速器177编程。

在一些实施例中，AI加速器175可执行上面参照附图描述的机器学习模型。例如，AI加速器175可执行上述层中的每个。AI加速器175可通过处理输入参数和特征映射来生成包括有用信息的输出。此外，在一些实施例中，由AI加速器175执行的模型的至少一部分可由至少一个处理器171和/或硬件加速器177执行。

尽管上面已经参照附图描述了发明构思的实施例，但是本领域普通技术人员将理解，发明构思不限于此，并且可在不脱离发明构思的技术理念或必要特征的情况下以许多不同的形式被实现。因此，应理解，在此阐述的实施例在所有方面都仅是示例而非限制性的。