开窗型球栅阵列封装及其制备方法

技术领域

本申请案主张美国第17/879,125号专利申请案的优先权(即优先权日为“2022年8月2日”)，其内容以全文引用的方式并入本文中。

本公开关于一种开窗型球栅阵列封装及该开窗型球栅阵列封装的制备方法。特别是有关于一种具有多个基底的开窗型球栅阵列封装。

背景技术

在一开窗型球栅阵列封装中，一基底可在一电子元件上界定出一开窗。可以经由该开窗以执行多个探针测试操作，使用多个探针使在该电子元件上的测试垫进行通电，以评估其电性效能并进行故障分析。

在该电子元件与该基底之间的电性连接可以借由覆晶接合或导线接合来实现。在该电子元件上的该等导电垫的衬垫间距是根据不同的接合方式而产生变化。

覆晶连接通常太耗时且成本太高，无法达到可接受的生产量。因此，希望经由导线接合将原本设计用覆晶接合的电子元件与一开窗型球栅阵列(WBGA)基底进行连接。

上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种开窗型球栅阵列(WBGA)封装。该WBGA封装包括一第一基底，具有一第一穿孔；以及一第二基底，具有一第二穿孔，该第二穿孔设置在该第一基底的该第一穿孔上。该开窗型球栅阵列封装亦包括一电子元件，具有一主动表面，该主动表面设置在该第二基底的该第二穿孔上。

本公开的另一实施例提供一种开窗型球栅阵列(WBGA)封装。该WBGA封装包括一第一基底，具有一第一穿孔；以及一第二基底，具有一第二穿孔，该第二穿孔设置在该第一基底的该第一穿孔上。该开窗型球栅阵列封装亦包括一封装本体，设置在该第一基底的该第一穿孔中以及在该第二基底的该第二穿孔中，其中该封装本体与该第二基底的该第二穿孔的一侧壁分隔开。

在一些实施例中，该封装本体覆盖该第一导电线。

在一些实施例中，该开窗型球栅阵列封装还包括一第二导电线，延伸经过该第二基底的该第二穿孔。

在一些实施例中，该开窗型球栅阵列封装还包括一第一粘着层，设置在该第一基底与该第二基底之间，并覆盖该第二导电线。

在一些实施例中，该第一粘着层接触该第二基底的该第二穿孔的该侧壁。

在一些实施例中，该开窗型球栅阵列封装还包括一第二粘着层，设置在该第二基底上，其中该第一粘着层延伸经过该第二基底的该第二穿孔，以接触该第二粘着层。

本公开的另一实施例提供一种开窗型球栅阵列(WBGA)封装的制备方法。该制备方法包括提供具有一主动表面的一电子元件；以及将具有一第一穿孔的一第一基底设置在该电子元件的该主动表面上。该制备方法亦包括将具有一第二穿孔的一第二基底设置在该第一基底的该第一穿孔上。

在一些实施例中，该制备方法还包括形成一第一导电线以延伸经过该第一基底的该第一穿孔，并与该第一基底以及该电子元件电性连接。

在一些实施例中，该制备方法还包括将一粘着层设置在该第一基底的该第一穿孔中，并覆盖该第一导电线。

在一些实施例中，该制备方法还包括形成一第二导电线以沿着该第二基底的一侧表面延伸，并与该第一基底以及该第二基底电性连接。

在一些实施例中，该制备方法还包括将一封装本体设置在该第一基底的该第一穿孔中以及在该第二基底的该第二穿孔中。

在一些实施例中，该制备方法还包括形成一开口在该封装本体中，以暴露该电子元件的该主动表面。

根据本公开的一些实施例，基底(例如一中间基底)用于将原本设计用于覆晶接合的一电子元件经由导线接合而与一WBGA基底电性连接。因此无需重新设计布线与衬垫间距，即可将该电子元件封装在一导线接合WBGA封装中，以适应导线接合WBGA封装。该电子元件的电路的布线与衬垫间距可以更加灵活。

此外，该基底可具有一穿孔(或一开窗)，以暴露一测试区，该测试区可包括多个测试垫。可以经由该穿孔以进行多个探针测试操作，使用多个探针对在该电子元件上的该等测试垫进行通电，以评估其电性效能并进行故障分析。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

借由参考详细描述以及权利要求而可以获得对本公开更完整的理解。本公开还应理解为与图式的元件编号相关联，而图式的元件编号在整个描述中代表类似的元件。

图1A是剖视示意图，例示本公开一些实施例的WBGA封装。

图1B是顶视示意图，例示本公开一些实施的WBGA封装的一部分。

图2A是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2B是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2C是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2D是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2E是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2F是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2G是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2H是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2I是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图2J是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的一或多个阶段。

图3是流程示意图，例示本公开一些实施例的WBGA封装的制备方法。

其中，附图标记说明如下：

1：开窗型球栅阵列封装

10：基底

10c：核心层

10d1：介电层

10d2：介电层

10e：电性接触点

10g：粘着层

10h：穿孔

10m：导电线

10p：导电垫

10v：通孔

10w：导电线

11：基底

11g：粘着层

11h：穿孔

11p1：导电垫

11p2：导电垫

11w：导电线

12：电子元件

12p：导电垫

13：封装本体

13h1：开口

13h2：开口

30：制备方法

101：表面

102：表面

103：侧表面

104：侧表面

111：表面

112：表面

113：侧表面

114：侧表面

121：表面

122：表面

134：侧表面

S31：步骤

S32：步骤

S33：步骤

S34步骤

S35：步骤

S36：步骤

S37：步骤

w1：宽度

w2：宽度

w3：衬垫间距

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1A是剖视示意图，例示本公开一些实施例的开窗型球栅阵列(WBGA)封装1。开窗型球栅阵列封装1可包括一WBGA型芯片封装。如图1A所示，在一些实施例中，开窗型球栅阵列封装1可包括基底10、11、一电子元件12以及一封装本体13。

在一些实施例中，基底10可包括半导体材料，例如硅、锗、镓、砷及其组合。在一些实施例中，基底10可包括塑胶材料、陶瓷材料或类似物。

在一些实施例中，基底10可包括一核心层10c以及介电层10d1、10d2，而介电层10d1、10d2设置在核心层10c的相对两侧上。基底10可包括多个互连、电路或布局线路，例如一或多个通孔10v以及一或多个导电线(或导电迹线)10m。

导电线10m设置在核心层10c上。通孔10v可包括贯穿或横穿核心层10c以电性连接导电线10m的多个贯穿通孔。导电线10m的一部分可从介电层10d1与10d2暴露，而导电线10m的另一部分可被介电层10d1与10d2所覆盖。

在一些实施例中，核心层10c可包括预浸料(PP)、味之素增层膜(ABF)或其他合适的材料。在一些实施例中，通孔10v与导电线10m可各自包括导电材料，例如金属或其他合适的材料。举例来说，通孔10v与导电线10m可各自包括铜(Cu)、银(Ag)、铝(Al)、金(Au)或其合金。在一些实施例中，介电层10d1与10d2可各自包括介电材料，例如阻焊剂或其他合适的材料。

基底10可具有一表面101、一表面102以及侧表面103、104，表面102相对表面101设置，侧表面103、104在表面101与表面102之间延伸。侧表面103可相对侧表面104设置。

在一些实施例中，基底10可包括或界定出贯穿或横穿基底10的一穿孔10h。穿孔10h可在表面101与表面102之间延伸。穿孔10h可包括设置在基底10中心处的一窗口、一开口或一狭槽。在一些实施例中，侧表面103可为穿孔10h的一侧壁。在一些实施例中，穿孔10h的宽度“w1”可为大约1200μm。

导电线10m的暴露部分可包括多个导电垫，用于提供基底10与基底11之间的电性连接以及基底10与外部电子元件(图未示)之间的电性连接。

举例来说，一导电垫10p可界定在基底10的表面101上。从剖视图来看，导电垫10p可邻近侧表面104设置。导电垫10p可比侧表面103而更接近侧表面104。导电垫10p可设置在基底10的一周围上。导电垫10p可经由一导电线10w而与基底11电性连接。

导电线10w可沿着基底10的侧表面104延伸。导电线10w可设置在穿孔10h的外侧。导电线10w可被封装本体13所覆盖或封装。

导电垫10p亦可借由基底10的互连而与在基底10的表面101上的一输入/输出(I/O端子衬垫(例如一球型衬垫)电性连接。

举例来说，I/O端子衬垫(例如球型衬垫)可界定在基底10的表面101上。一或多个电性接触点10e可设置在I/O端子衬垫上。相较于基底10的导电垫10p，I/O端子衬垫可更接近穿孔10h。

电性接触点10e可电性连接到下面的印刷电路板(PCB)(图未示)以提供基底10的电性连接，例如I/O连接。举例来说，电性接触点10e可包括或电性连接到一接地参考节点(GND)节点、一电源节点(VDD)节点或一电压节点。在一些实施例中，电性接触点10e可包括一受控塌陷芯片连接(C4)凸块、一球栅阵列(BGA)或一引脚栅阵列(LGA)。

基底11可设置在基底10上。基底11可邻近基底10的表面102设置。

基底11可具有一表面111、一表面112以及侧表面113、114，表面112相对表面111设置，侧表面113、114在表面111与表面112之间延伸。侧表面113可相对侧表面114设置。基底11的侧表面113可不基底10的侧表面103对齐。基底11的侧表面114可不与基底10的侧表面104对齐。

在一些实施例中，基底11可包括或界定出有贯穿或横穿基底11的一穿孔11h。穿孔11h可在表面111与表面112之间延伸。穿孔11h可包括设置在基底11中心处的一窗口、一开口或是一狭槽。在一些实施例中，侧表面113可为穿孔11h的一侧壁。

在一些实施例中，穿孔11h的一宽度“w2”可大于大约1200μm。穿孔11h的宽度w2可大于穿孔10h的宽度w1。

在一些实施例中，穿孔11h与穿孔10h可部分重叠。基底10可具有与穿孔11h重叠的一悬垂结构。从顶视图来看，悬垂结构可延伸或突出到穿孔11h中。

一导电垫11p1可界定在基底11的表面111上。从剖视图来看，导电垫11p1可邻近侧表面113。导电垫11p1可比侧表面114更接近侧表面113。导电垫11p1可邻近穿孔11h。导电垫11p1可经由一导电线11w而与电子元件12电性连接。

导电线11w可沿着基底11的侧表面113延伸。导电线11w延伸经过穿孔11h。

一导电垫11p2可界定在基底11的表面111上。从剖视图来看，导电垫11p2可邻近侧表面114设置。导电垫11p2可比侧表面113更接近侧表面114。导电垫11p2可设置在基底11的一周围上。导电垫11p2可经由导电线10w而与基底10的导电垫10p电性连接。

在一些其他实施例中，基底11可具有二断开部。举例来说，基底11的左部分与基底11的右部分可为实体分离。

基底11可类似于基底10。因此，一些详细的描述可参考上面相对应的段落，为简洁起见，下文不再重复。

电子元件12可设置在基底11的表面112上。电子元件12可覆盖穿孔11h的一端。电子元件12的一中心部可面对穿孔11h与穿孔10h或是从穿孔11h与穿孔10h暴露。在一些实施例中，电子元件12的中心部可包括一测试区。举例来说，一或多个测试垫(图中未绘示)可设置在电子元件12的中心部上。举例来说，一或多个测试垫(图中未绘示)可从穿孔11h与穿孔10h暴露。

在一些实施例中，电子元件12可具有面向基底11的一表面121以及背向基底11的一表面122。表面121可以包括一主动表面并且表面122可包括一背侧表面。一或多个导电垫12p可设置在电子元件12的表面121上。在一些实施例中，可包含一或多个测试垫的测试区可设置在导电垫12p内侧。举例来说，导电垫12p可设置在测试垫周围。

在一些实施例中，导电垫12p的一衬垫间距“w3”可以大于大约1200μm。导电垫12p的衬垫间距w3可大于穿孔10h的宽度w1。导电垫12p的衬垫间距w3可小于穿孔11h的宽度w2。

在一些实施例中，电子元件12可包括一半导体晶粒或一芯片，例如一存储器晶粒(例如动态随机存取存储器(DRAM)晶粒、静态随机存取存储器(SRAM)晶粒等等)、一信号处理晶粒(例如应用处理器(AP)、系统上芯片(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、微处理器等等)、一电源管理晶粒(例如电源管理集成电路(PMIC)晶粒)、一射频(RF)晶粒、一感测器晶粒、一微机电系统(MEMS)晶粒、一前端晶粒(例如模拟前端(AFE)晶粒)或其他主动元件。

基底11可经由一粘着层10g而贴附到基底10的表面102。粘着层10g可设置在基底11与基底10之间。

粘着层10g可覆盖或接触基底10的表面102。粘着层10g可覆盖或接触基底11的表面111。粘合层10g可设置在导电垫11p1上。导电垫11p2可从粘着层10g暴露。

粘着层10g可设置在穿孔11h内。粘着层10g可覆盖或接触基底11的侧面113。

在一些实施例中，粘着层10g的一表面可与基底10的侧表面104大致上呈共面。在一些实施例中，粘着层10g的一表面可与基底10的侧面103大致上呈共面。

电子元件12可经由一粘着层11g而贴附到基底11的表面112。粘着层11g可邻近穿孔11h。粘着层11g可围绕穿孔11h。在一些实施例中，粘着层11g的一表面可与穿孔11h的一侧壁(例如侧表面113)大致上呈共面。在一些实施例中，粘着层11g的一表面与电子元件12的一侧表面大致上呈共面。

在一些实施例中，粘着层10g可延伸经过穿孔11h以接触粘着层11g。在一些实施例中，导电线11w可被粘着层10g覆盖或封装。在一些实施例中，粘着层10g可设置在导电垫12p上。在一些实施例中，导电垫12p可被粘着层10g覆盖或封装。

在一些实施例中，粘着层10g与11g可各自包括一粘着材料，例如环氧树脂、一晶粒贴附膜(DAF)、粘着剂或类似物。在一些实施例中，粘着层10g与11g可包括相同的材料。在一些实施例中，粘着层10g与11g可包括不同的材料。

封装本体13可设置在基底10的表面101的一部分上、覆盖或接触基底10的表面101的一部分。举例来说，封装本体13可设置在导电垫10p上。电性接触点10e可从封装本体13暴露。

封装本体13可设置在穿孔10h与穿孔11h中。封装本体13可填满穿孔10h与穿孔11h。

封装本体13可覆盖或接触穿孔10h的侧壁(例如侧表面103)。封装本体13可借由粘着层10g而与穿孔11h的侧壁(例如侧表面113)分隔开。举例来说，封装本体13可借由粘着层10g而与穿孔11h的侧壁(例如侧表面113)分隔开。举例来说，封装本体13可借由粘着层10g而与导电线11w分隔开。

封装本体13可覆盖或接触基底10的侧表面104。在一些实施例中，封装本体13的一侧表面134可与基底11的侧表面114大致上呈共面。

在一些实施例中，封装本体13可包括模塑材料，例如酚醛基树脂、环氧基树脂、硅基树脂或其他合适的密封剂。亦可包括合适的填充材料，例如粉状SiO

如前所述，基底10的穿孔10h的宽度w1可为大约1200μm。因此，具有大于大约1200μm的衬垫间距的电子元件不能经由导线接合而直接连接到基底10。举例来说，原本设计用于覆晶接合的一电子元件不能经由导线接合而直接连接到基底10。

根据本发明的一些实施例，借由使用基底(例如中间基底)11，电子元件12可经由导线接合(wire bonding)而与基底10电性连接。因此，电子元件12无需重新设计布线与衬垫间距即可封装于导线接合WBGA封装中，以适应导线接合WBGA封装。电子元件12的电路的布线与衬垫间距可更加灵活。

此外，基底11具有穿孔11h，以暴露电子元件12的测试区(及其上的测试垫)。可经由穿孔11h进行多个探针测试操作，利用多个探针对电子元件12上的该等测试垫进行通电，以评估其电性效能并进行故障分析。

图1B是顶视示意图，例示本公开一些实施的WBGA封装的一部分。在一些实施例中，图1A中的WBGA封装1可具有如图1B所示的顶视图。

基底10的穿孔10h的宽度w1可为大约1200μm。在一些实施例中，基底11的穿孔11h的宽度w2大约2000μm。基底11的穿孔11h的宽度w2可大于基底10的穿孔10h的宽度w1。

基底10可具有与基底11的穿孔11h重叠的一悬垂结构。从顶视图来看，该悬垂结构可延伸或突出到基底11的穿孔11h中。

在一些实施例中，基底11的穿孔11h的一长度与基底10的穿孔10h的一长度可大致相等。

在一些实施例中，基底10的穿孔10h具有一卵形、一椭圆形或一类圆形形状。在一些实施例中，基底10的穿孔10h可具有一曲面。在一些实施例中，基底11的穿孔11h可具有一矩形形状。在一些实施例中，基底11的穿孔11h可具有直角。

在一些其他实施例中，基底10的穿孔10h与基底11的穿孔11h的形状、宽度及长度可与上述不同，可依设计需求进行调整。

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I及图2J是剖视示意图，例示本公开一些实施例的WBGA封装的制备方法的各个阶段。为了更好地理解本公开的方面，已经简化至少一些图式。在一些实施例中，图1A中的WBGA封装1可借由以下关于图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I及图2J所描述的操作来制造。

请参考图2A，提供一电子元件12。电子元件12可具有一表面121以及一表面122。表面121可包括一主动表面，且表面122可包括一背侧表面。一或多个导电垫12p可设置在电子元件12的表面121上。在一些实施例中，可包括一或多个测试垫的测试区可设置在导电垫12p内侧。举例来说，导电垫12p可设置在测试垫周围。

请参考图2B，一粘着层11g设置在电子元件12的表面121上。粘着层11g可设置在导电垫12p周围。粘着层11g可设置在电子元件12的周围。

请参考图2C，基底11经由粘着层11g而设置在电子元件12的表面121上。基底11可具有一表面111、一表面112以及的侧表面113、114，表面112相对表面111设置，侧表面113、114在表面111与表面112之间延伸。侧表面113可相对侧表面114设置。表面112可接触粘着层11g。

基底11可包括或界定出贯穿或横穿基底11的一穿孔11h。穿孔11h在表面111与表面112之间延伸。导电垫12p可从穿孔11h暴露。测试区可从穿孔11h暴露。

基底11可包括导电垫11p1与11p2，其设置在基底11的表面111上。从剖视图来看，导电垫11p1可邻近侧表面113设置，而导电垫11p2可邻近侧表面114设置。

在一些其他实施例中，基底11可具有二断开部。举例来说，基底11的左部分与基底11的右部分可为实体分离。二断开部可借由穿孔11h而彼此分开。二断开部可同时或依序设置在电子元件12的表面121上。

请参考图2D，导电垫11p1与导电垫12p经由导电线11w而电性连接。导电线11w可沿着基底11的侧表面113延伸。导电线11w可延伸经过穿孔11h。

导电线11w的数量并不以此为限。举例来说，还可形成另一条导电线，以将基底11与电子元件12电性连接。

请参考图2E，一粘着层10g设置在基底11的表面111上。粘着层10g可设置在基底11的侧表面113上。粘着层10g可设置在穿孔11h中。粘着层10g可封装或覆盖导电线11w。粘着层10g可封装或覆盖在电子元件12上的导电垫12p。测试区可从粘合层10g暴露。测试区可不被粘合层10g所覆盖。

请参考图2F，一基底10经由粘着层10g而设置在基底11的表面111上。基底10可具有一表面101、一表面102、以及侧表面103、104，表面102相对表面101设置，侧表面103、104在表面101与表面102之间延伸。侧表面103可相对侧表面104设置。表面102可接触粘着层10g。

在一些实施例中，基底10可包括或界定出贯穿或横穿基底10的穿孔10h。穿孔10h可在表面101与表面102之间延伸。穿孔10h可与穿孔11h至少部分地重叠。测试区可从穿孔10h暴露。测试区可不被基底10所覆盖。

基底10可包括一导电垫10p，其设置在基底10的表面101上。从剖视图来看，导电垫10p可邻近侧表面104设置。

请参考图2G，导电垫11p2与导电垫10p经由导电线10w而电性连接。导电线10w可沿着基底10的侧表面104延伸。

导电线10w的数量并不以此为限。举例来说，还可形成另一条导电线，以将基底11与基底10电性连接。

请参考图2H，封装本体13设置在穿孔10h与穿孔11h中。封装本体13可覆盖或封装导电线10w。封装本体13可覆盖或封装电子元件12。在一些实施例中，封装本体13的制作技术可包含一模制技术，例如转移模制或压缩模制。

可移除封装本体13在基底10的表面101上的一部分，以形成一开口13h1而暴露基底10的I/O端子衬垫(例如一球型衬垫)。

请参考图2I，一或多个电性接触点10e可设置在基底10的I/O端子衬垫上。电性接触点10e可电性连接到下面的一PCB(图未示)以提供基底10的电性连接，例如I/O连接。举例来说，电性接触点10e可包括或电性连接到一GND节点、一VDD节点或一电压节点。在一些实施例中，形成电性接触点10e的操作可在形成封装本体13的操作之前进行。

请参考图2J，可移除封装本体13的一部分以形成一开口13h2而暴露电子元件12的一测试区(及其上的测试垫)。开口13h2可暴露穿孔11h。开口13h2可与图2I中的基底10的穿孔10h对齐。开口13h2的制作技术可包含移除图2I中封装本体13在基底10的穿孔10h中的一部分。然后，可以移除封装本体13被粘着层10g所围绕的一部分。

可经由开口13h2(或经由穿孔11h)进行多个探针测试操作，利用多个探针对电子元件12上的该等测试垫进行通电，以评估其电性效能并进行故障分析。

图3是流程示意图，例示本公开一些实施例的WBGA封装的制备方法30。

步骤或操作S31是提供具有一主动表面的一电子元件。举例来说，如图2A所示，提供具有一表面121的一电子元件12。

步骤或操作S32是将具有一第一穿孔的一第一基底设置在该电子元件的该主动表面上。举例来说，如图2C所示，一基底11设置在电子元件12的表面121上。基底11可包括或界定出一穿孔11h。

步骤或操作S33是形成一第一导电线以延伸经过该第一基底的该第一穿孔并与该第一基底以及该电子元件电性连接。举例来说，如图2D所示，导电垫11p1与导电垫12p经由一导电线11w而电性连接。导电线11w可延伸经过穿孔11h。

步骤或操作S34是将一粘着层设置在该第一基底的该第一穿孔中，并覆盖该第一导电线。举例来说，如图2F所示，一粘着层10g设置在穿孔11h中。粘着层10g可封装或覆盖导电线11w。

步骤或操作S35是将具有一第二穿孔的一第二基底设置在该第一基底的该第一穿孔上。举例来说，如图2F所示，一基底10设置在基底11的表面111上。基底10可包括或界定出贯穿或横穿经过基底10的一穿孔10h。穿孔10h可与穿孔11h至少部分的重叠。

步骤或操作S36是形成一第二导电线以沿着该第一基底的一侧表面延伸，并与该第一基底以及该第二基底电性连接。举例来说，如图2G所示，导电垫11p2与导电垫10p经由一导电线10w而电性连接。导电线10w可沿着基底10的侧表面104延伸。

步骤或操作S37是将一封装本体设置在该第一基底的该第一穿孔中以及在该第二基底的该第二穿孔中。举例来说，如图2H所示，一封装本体13设置在穿孔10h中以及在穿孔11h中。

本公开的一实施例提供一种开窗型球栅阵列(WBGA)封装。该WBGA封装包括一第一基底，具有一第一穿孔；以及一第二基底，具有一第二穿孔，该第二穿孔设置在该第一基底的该第一穿孔上。该开窗型球栅阵列封装亦包括一电子元件，具有一主动表面，该主动表面设置在该第二基底的该第二穿孔上。

本公开的另一实施例提供一种开窗型球栅阵列(WBGA)封装。该WBGA封装包括一第一基底，具有一第一穿孔；以及一第二基底，具有一第二穿孔，该第二穿孔设置在该第一基底的该第一穿孔上。该开窗型球栅阵列封装亦包括一封装本体，设置在该第一基底的该第一穿孔中以及在该第二基底的该第二穿孔中，其中该封装本体与该第二基底的该第二穿孔的一侧壁分隔开。

本公开的另一实施例提供一种开窗型球栅阵列(WBGA)封装的制备方法。该制备方法包括提供具有一主动表面的一电子元件；以及将具有一第一穿孔的一第一基底设置在该电子元件的该主动表面上。该制备方法亦包括将具有一第二穿孔的一第二基底设置在该第一基底的该第一穿孔上。

根据本公开的一些实施例，基底(例如一中间基底)用于将原本设计用于覆晶接合的一电子元件经由导线接合而与一WBGA基底电性连接。因此无需重新设计布线与衬垫间距，即可将该电子元件封装在一导线接合WBGA封装中，以适应导线接合WBGA封装。该电子元件的电路的布线与衬垫间距可以更加灵活。

此外，该基底可具有一穿孔(或一开窗)，以暴露一测试区，该测试区可包括多个测试垫。可以经由该穿孔以进行多个探针测试操作，使用多个探针对在该电子元件上的该等测试垫进行通电，以评估其电性效能并进行故障分析。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。