一种随电源电压变化稳定的延时电路及芯片

技术领域

本发明涉及延时电路技术领域，具体为一种随电源电压变化稳定的延时电路及芯片。

背景技术

在芯片的设计中，延时电路是一个非常重要的单元，可以说任何集成电路中都离不开延时模块的存在。比如，时序设计可以说是芯片设计中最重要的环节之一了，没有准确的时序设计，数字电路将无法正常工作，而时序设计中就需要根据需要插入不同的延时模块来满足场景的需求。又比如，时钟是芯片工作的一个不可或缺的信号，而时钟主要是有振荡器产生，其中环形振荡器就是由延时模块与反相器组成。

在很多需要延时电路的场景，延时模块的延时时间稳定性是一个重要的指标，比如环形振荡器，如果延时时间变化很大，意味着频率变化也很大，又比如很多计算电路，如果延时发生很大变化，可能出现时序不够，运算没有完成就结束了等等。前面提及的一些延时电路中，除了上面时钟参与的延时电路由时钟性能决定外，大多数其他延时模块，延时随电源电压变化都很大，比如反相器级联形成的延时，在某CMOS工艺下，随电源电压从1.8~5.5V变化，最大延时可以是最小延时的5倍左右，不同工艺，这个变化范围有所不同，但相同的结果都是变化很大，在很多场景给芯片设计带来了麻烦。

发明内容

本发明的目的在于克服现有延时电路随电源电压变化导致延时不准的问题，提供了一种随电源电压变化稳定的延时电路及芯片。

为了实现上述目的，本发明提供一种随电源电压变化稳定的延时电路，包括第一延时模块和第二延时模块；所述第一延时模块用于接收第一时钟信号进行延时，得到第二时钟信号并输出至所述第二延时模块；所述第二延时模块用于接收所述第二时钟信号进行延时，得到第三时钟信号并输出；

其中，所述第一延时模块的延时时间随着电源电压的增大而增大，所述第二延时模块的延时时间随着电源电压的增大而减小，且所述第一延时模块的延时增大比和所述第二延时模块的延时减小比相一致。

作为一种可实施方式，所述第一延时模块包括第一充放电单元和第一触发单元；

所述第一充放电单元用于接收所述第一时钟信号和电流源输出的恒电流，并对恒电流进行限流后得到低电流基准，基于电源电压和低电流基准进行充放电实现对所述第一时钟信号的延时；

所述第一触发单元用于形成迟滞，且当充放电实现的电压值达到所述第一触发单元的触发阈值时，开启所述第一触发单元，所述第一触发单元输出第二时钟信号至所述第二延时模块；其中，随着电源电压的增大，所述第一触发单元的触发阈值变大使得增大延时时间。

作为一种可实施方式，所述第一充放电单元包括第一限流单元、第二限流单元、第一反相器和与所述第一反相器对应的第一电容，第一时钟信号输入端连接所述第一反相器的第一输入端；所述第一限流单元和所述第二限流单元用于对输入的电流源进行限流使得分别向对应的第一反相器的第二输入端和第三输入端提供低电流基准，所述第一反相器的输出端连接对应的第一电容，使得基于低电流基准向对应的第一电容进行充放电实现延时。

作为一种可实施方式，所述第一限流单元包括第三PMOS管PM3，所述第二限流单元包括第三NMOS管NM3，所述第一反相器包括第四PMS管PM4和第四NOMS管NM4，所述第三PMOS管PM3的源极连接第一电流源端，所述第三PMOS管PM3的栅极连接第二电流源端和VDD，所述第三PMOS管PM3的漏极连接所述第四PMOS管PM4的源极，所述第四PMOS管PM4的栅极和所述第四NMOS管NM4的栅极作为所述第一反相器的输入端，所述第四PMOS管PM4的栅极连接VDD，所述第四NMOS管NM4的栅极连接VSS，所述第四PMOS管PM4的源极连接所述第三NMOS管NM3的漏极、所述第一电容C1的一端和所述第一反相器的输出端，所述第三NOMS管NM3的栅极连接第三电流源端和VSS，所述第三NMOS管NM3的源极连接第四电流源端；所述第一电容C1的另一端连接VSS或VDD。

作为一种可实施方式，所述第二延时模块包括第二充放电单元和第二触发单元；

所述第二充放电单元用于接收所述第二时钟信号和电流源输出的恒电流，并基于电源电压和恒电流进行充放电实现对所述第二时钟信号的延时；

所述第二触发单元用于形成迟滞，且当充放电实现的电压值达到所述第二触发单元的触发阈值时，开启所述第二触发单元，所述第二触发单元输出第三时钟信号；

其中，随着电源电压的增大，所述第二充放电单元的电阻变小使得减小延时时间，所述第二触发单元的触发阈值变大使得增大延时时间，且所述第二充放电单元的延时减小比大于所述第二触发单元的延时增大比。

作为一种可实施方式，所述第二充放电单元包括级联的至少一级第二反相器和对应的第二电容；第二时钟信号输入端连接第一级第二反相器的输入端，所述第二触发单元的输入端连接最后一级第二反相器的输出端，前一级第二反相器的输出端连接后一级第二反相器的输入端；所述第一反相器的输出端连接对应的第一电容，使得基于恒电流向对应的第二电容进行充放电实现延时；其中，所述第二反相器为倒比管反相器。

作为一种可实施方式，所述第二充放电单元包括级联的第一级第二反相器、第二级第二反相器和分别对应的第二电容，所述第一级第二反相器包括第八PMOS管PM8和第八NMOS管NM8，所述第八PMOS管PM8的栅极和所述第八NMOS管NM8的栅极作为所述第一级第二反相器的输入端，所述第八PMOS管PM8的栅极连接VDD，所述第八NMOS管NM8的栅极连接VSS，所述第八PMOS管PM8的源极连接第一电流源端，所述第八NMOS管NM8的源极连接第四电源流端，所述第八PMOS管PM8的栅极连接VDD，所述第八NMOS管NM8的栅极连接VSS，所述第八PMOS管PM8的漏极连接所述第八NMOS管NM8的漏极、对应的第一级第二电容C2的一端和第二级第二反相器的输入端，所述第一级第二电容C2的另一端连接VSS或者VDD；

所述第二级第二反相器包括第九PMOS管PM9和第九NMOS管NM9，所述第九PMOS管PM9的源极连接第一电源流端，所述第九NMOS管NM9的源极连接第四电源流端，所述第九PMOS管PM9的栅极和所述第九NMOS管NM9的栅极作为第二级第二反相器的输入端，所述第九PMOS管PM9的栅极连接VDD，所述第九NMOS管NM9的栅极连接VSS，所述第九PMOS管PM9的漏极连接所述第九NMOS管NM9的漏极、第二级第二电容C3的一端和所述第二级第二反相器的输出端，所述第二级第二电容C3的另一端连接VSS或者VDD。

作为一种可实施方式，还包括低电流基准产生单元；所述低电流基准产生单元用于产生随电源电压变化稳定的电流源输出至所述第一延时模块和所述第二延时模块。

作为一种可实施方式，还包括：输出驱动单元；所述输出驱动单元用于接收所述第三时钟信号并提高所述第三时钟信号的驱动能力，使得驱动外部的负载。

相应的，本发明还提供一种包括任一项所述的随电源电压变化稳定的延时电路的芯片。

本发明的有益效果：本发明提供了一种随电源电压变化稳定的延时电路及芯片，通过设计第一延时模块的延时时间随着电源电压的增大而增大，第二延时模块的延时时间随着电源电压的增大而减小，且第一延时模块的延时增大比和第二延时模块的延时减小比相一致，使得二者形成互补，最终形成随电源电压变化稳定的延时。

附图说明

图1为本发明一些实施例提供的随电源电压变化稳定的延时电路示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除了背景技术中所提及的延时随电源电压变化很大的问题，延时电路还具有低功耗的需求，例如在手持、电池供电等领域中，低功耗对于延时模块同样也很重要，因为在芯片中延时模块很多，有时需要比较大的延时，普通的设计中需要很多门电路级联，一次翻转会有很多门参与翻转，因此会有比较大的电流。所以，对延时电路进行低功耗设计也是重要的设计方法之一。

而且，目前有多种多样的延时电路，有的是通过时钟结合计数器实现比较长的延时，这个延时的精度和时钟精度有关，可以设计得比较准确，缺点是需要额外的时钟。很多时序设计中是直接插入标准的级联反相器，这种方法是设计非常简单，缺点是遇到需要的延时比较大，需要插入很多个反相器电路，面积与功耗都很大，因此只能用于只需要较短时间的延时场景。因此，本发明在一些实施例中也同样基于低功耗的需求做出了改进。

参见图1，本发明一些实施例提供了一种随电源电压变化稳定的延时电路，其特征在于，包括第一延时模块200和第二延时模块300；

所述第一延时模块200用于接收第一时钟信号I1进行延时，得到第二时钟信号I2并输出至所述第二延时模块300；所述第二延时模块300用于接收所述第二时钟信号I2进行延时，得到第三时钟信号I3并输出；

其中，所述第一延时模块200的延时时间随着电源电压的增大而增大，所述第二延时模块300的延时时间随着电源电压的增大而减小，且所述第一延时模块200的延时增大比和所述第二延时模块300的延时减小比相一致。

通过设计让第一延时模块200的延时时间随着电源电压的增大而增大，所述第二延时模块300的延时时间随着电源电压的增大而减小，且所述第一延时模块200的延时增大比和所述第二延时模块300的延时减小比相一致，使得二者形成互补，最终形成随电源电压变化稳定的延时。

在一些实施例中，所述第一延时模块200的延时增大比和所述第二延时模块300的延时减小比相一致可以为近似相等或者完全相等。

在一些实施例中，所述第一延时模块200包括第一充放电单元210和第一触发单元220； 所述第一充放电单元210用于接收所述第一时钟信号V1和电流源输出的恒电流，对电流源进行限流后得到低电流基准，基于电源电压和低电流基准进行充放电实现对所述第一时钟信号的延时；所述第一触发单元220用于形成迟滞，且当充放电实现的电压值达到所述第一触发单元220的触发阈值时，开启所述第一触发单元，所述第一触发单元210输出第二时钟信号I2至所述第二延时模块220；其中，随着电源电压的增大，所述第一触发单元220的触发阈值变大使得增大延时时间。

在一些实施例中，电流源是宽泛的叫法，具体会根据电流的流向，分别叫做电流源（Current Source）和电流沉（Current Sink），分别用于对电容进行充电和放电。

本发明一些实施例通过对导通所述第一充放电单元210的电流源进行限流，因此可以实现低功耗，同时通过此低电流基准进行充放电，从而产生延时，从而实现了在更低的功耗下产生相同的延时。且所述第一触发单元220的触发阈值是随电源电压变化，电源电压越大，触发阈值也会变大，因此可以通过所述第一触发单元220增大延时时间。

在一些实施例中，所述第一充放电单元210包括第一限流单元、第二限流单元、第一反相器和与所述第一反相器对应的第一电容，第一时钟信号输入端连接所述第一反相器的第一输入端；所述第一限流单元和所述第二限流单元用于对输入的电流源进行限流使得分别向对应的第一反相器的第二输入端和第三输入端提供低电流基准，所述第一反相器的输出端连接对应的第一电容，使得基于低电流基准向对应的第一电容进行充放电实现延时。

在一些实施例中，通过第一限流单元和第二限流单元进行限流，使得低电流基准是可控的，所以可以通过调节低电流基准以及负载电容的大小，实现延时时间长短的控制，进而可以单级或者少量的级数实现比较长的延时，相对多级反相器形成延时的方法，电路面积大幅度减小的同时也因为减少了反相器同时导通导致的短路电流，从而实现了在更低的功耗下实现了相同的延时。在一些实施例中，当通过调整级联的第一反相器的个数来实现延时大小时，所述第一充放电单元210包级联的至少一级第一反相器和与每级所述第一反相器对应的第一电容，第一时钟信号输入端连接第一级第一反相器的第一输入端，所述第一触发单元的输入端连接最后一级第一反相器的输出端，前一级第一反相器的输出端连接后一级第一反相器的第一输入端。

在一些实施例中，当有多级第一反相器时，可以通过同一所述第一限流单元和所述第二限流单元对每级所述第一反相器进行限流；具体的，所述第一限流单元的第一端连接第一电流源端，所述第一限流单元的第二端连接第二电流源端，所述第一限流单元的第三端连接每级所述第一反相器的第二输入端；所述第二限流单元的第一端连接第三电流源端，所述第二限流单元的第二端连接第四电流源端，所述第二限流单元的第三端连接每级所述第一反相器的第三输入端，所述第一反相器的输出端连接对应的所述第一电容的一端，第一电容的另一端则连接VSS；所述第一电流源端、所述第二电流源端、所述第三电流源端和所述第四电流源端用于接收电流源。但在其他实施例中，也可以通过不同的所述第一限流单元和所述第二限流单元分别对每级所述第一反相器进行限流。

在一些实施例中，所述第一限流单元包括第三PMOS管PM3，所述第二限流单元包括第三NMOS管NM3，所述第一反相器包括第四PMS管PM4和第四NOMS管NM4，所述第三PMOS管PM3的源极连接第一电流源端，所述第三PMOS管PM3的栅极连接第二电流源端和VDD，所述第三PMOS管PM3的漏极连接所述第四PMOS管PM4的源极，所述第四PMOS管PM4的栅极和所述第四NMOS管NM4的栅极作为所述第一反相器的输入端，所述第四PMOS管PM4的栅极连接VDD，所述第四NMOS管NM4的栅极连接VSS，所述第四PMOS管PM4的源极连接所述第三NMOS管NM3的漏极、所述第一电容C1的一端和所述第一反相器的输出端，所述第三NOMS管NM3的栅极连接第三电流源端和VSS，所述第三NMOS管NM3的源极连接第四电流源端；所述第一电容C1的另一端连接VSS或VDD。

在一些实施中，CMOS工艺下的所述第一反相器由PMOS与NMOS串接组成，反相器平时不消耗功耗，只有翻转的时候才会出现电流而消耗功耗，反相器的输入信号是一个方波信号，要么从0到1翻转，要么从1到0翻转。对于前者，PMOS由开启状态过渡到关断状态，NMOS由关断状态过渡到开启状态，最终使输出完成相应的翻转，对于后者，刚好相反。需要注意的是，翻转是有一个过程的，在这个翻转过程中，消耗的电流主要有两部分，一部分是对负载电容进行充放电，一部分是PMOS与NMOS同时导通导致的电流泄露，这部分就是短路电流，是不希望出现的电流。使用电流镜镜像电流过来得到低电流基准，限制了短路电流的峰值电流，所以减小了短路电流的成分，从而实现低功耗。

在一些实施例中，由于所述第一充放电单元210是通过小电流进行充放电，充放电点的上升或者下降速度比较慢，因为噪声与干扰的存在，容易在出现不希望的短脉冲，后面加入一级第一触发单元220，可以形成迟滞，抵抗噪声和干扰的影响。在一实施例中，所述第一触发单元220可以为schmitt触发器。在一些实施例中，所述第一触发单元包括第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第五NMOS管NM5、第六NMOS管NM6和第七NMOS管NM7；所述第五PMOS管PM5的栅极、所述第六PMOS管PM6的栅极、所述第五NMOS管PM5的栅极、所述第六NMOS管NM6的栅极连接所述第一触发单元220的输入端，所述第五PMOS管PM5的源极、所述第五PMOS管PM5的栅极连接VDD，所述第五NMOS管NM5的源极、所述第五NMOS管NM5的栅极连接VSS；所述第五PMOS管PM5的漏极连接所述第六PMOS管PM6的源极和所述第七PMOS管PM7的源极，所述第六PMOS管PM6的栅极和所述第七PMOS管PM7的栅极连接VDD，所述第七PMOS管PM7的漏极连接VSS，所述第六PMOS管PM6的漏极连接所述第六NMOS管NM6的漏极，所述第六NMOS管NM6的源极连接所述第五NMOS管NM5的漏极、所述第七NMOS管NM7的源极，所述第六NMOS管NM6的栅极和所述第七NMOS管NM7的栅极连接VSS，所述第七NMOS管NM7的漏极连接VDD，所述第六PMOS管PM6的漏极、所述第七PMOS管PM7的栅极和所述第七NMOS管NM7的栅极都连接所述第一触发单元的输出端，用于输出第二时钟信号I2。

在一些实施例中，由于所述第一充放电单元210的充放电速度由电流与电容决定，不随电源电压变化，且第一充放电单元210中第一反相器的电阻变化小，产生的延时变化可以忽略不计。但是后面的第一触犯单元的触发阈值与电源电压是呈线性正比例关系的，因此所述第一充放电单元200产生的延时随电源电压增大而增大。

在一些实施例中，所述第二延时模块300包括第二充放电单元310和第二触发单元320；所述第二充放电单元310用于接收所述第二时钟信号I2和电流源输出的恒电流，并基于电源电压和恒电流进行充放电实现对所述第二时钟信号I2的延时；所述第二触发单元320用于形成迟滞，且当充放电实现的电压值达到所述第二触发单元320的触发阈值时，开启所述第二触发单元320，所述第二触发单元320输出第三时钟信号；其中，随着电源电压的增大，所述第二充放电单元310的电阻变小使得减小延时时间，所述第二触发单元320的触发阈值变大使得增大延时时间，且所述第二充放电单元310的延时减小比大于所述第二触发单元320的延时增大比，从而使得所述第二延时模块300的延时时间可以随着电源电压的增大而减小。

在一些实施例中，所述第二充放电单元310包括级联的至少一级第二反相器和对应的第二电容；第二时钟信号输入端连接第一级第二反相器的输入端，所述第二触发单元的输入端连接最后一级第二反相器的输出端，前一级第二反相器的输出端连接后一级第二反相器的输入端；所述第一反相器的输出端连接对应的第一电容，使得基于恒电流向对应的第二电容进行充放电实现延时。

在一些实施例中，所述第二反相器为倒比管反相器，倒比管反相器是指反相器中的PMOS与NMOS的尺寸与平时常见的标准单元反相器中W/L>1的方式不同，倒比管反相器的PMOS与NMOS的尺寸中，W/L往往远远小于1，其本质上是使用MOS管来当做一种非线性电阻。然后当对应的PMOS或者NMOS导通后，这个非线性电阻对后面的负载电容进行充电或者放电，从而产生比较可观的延时时间。同时由于倒比管的电阻比正常比列的MOS管电阻大，反相器同时导通产生的短路电流会小很多，从而实现低功耗的设计。且由于MOS管的特性，其电阻随电源电压增大而减小，因此电路的延时时间常数RC中的R相当于随电源电压增大而减小，即倒比管反相器的延时随电源电压增大而减小，从而实现随着电源电压的增大，所述第二充放电单元的电阻变小使得减小延时时间。

在一些实施例中，根据延时的需求，可以通过调整倒MOS管电阻的大小及负载电容的大小，或者使用1级或者多级，来调整延时时间，灵活的来满足延时的需求。具体的，可以通过调整倒比管反相器的比例来实现调整MOS管电阻的大小来调整倒比管反相器延时级的延时时间，灵活的来满足延时的需求。

在一些实施例中，所述第二充放电单元包括级联的第一级第二反相器、第二级第二反相器和分别对应的第二电容，所述第一级第二反相器包括第八PMOS管PM8和第八NMOS管NM8，所述第八PMOS管PM8的栅极和所述第八NMOS管NM8的栅极作为所述第一级第二反相器的输入端，所述第八PMOS管PM8的栅极连接VDD，所述第八NMOS管NM8的栅极连接VSS，所述第八PMOS管PM8的源极连接第一电流源端，所述第八NMOS管NM8的源极连接第四电源流端，所述第八PMOS管PM8的栅极连接VDD，所述第八NMOS管NM8的栅极连接VSS，所述第八PMOS管PM8的漏极连接所述第八NMOS管NM8的漏极、对应的第一级第二电容C2的一端和第二级第二反相器的输入端，所述第一级第二电容C2的另一端连接VSS或者VDD；所述第二级第二反相器包括第九PMOS管PM9和第九NMOS管NM9，所述第九PMOS管PM9的源极连接第一电源流端，所述第九NMOS管NM9的源极连接第四电源流端，所述第九PMOS管PM9的栅极和所述第九NMOS管NM9的栅极作为第二级第二反相器的输入端，所述第九PMOS管PM9的栅极连接VDD，所述第九NMOS管NM9的栅极连接VSS，所述第九PMOS管PM9的漏极连接所述第九NMOS管NM9的漏极、第二级第二电容C3的一端和所述第二级第二反相器的输出端，所述第二级第二电容C3的另一端连接VSS或者VDD。

在一些实施例中，因为倒比管电阻比较大，倒比管反相器输出点的上升与下降速度比较慢，容易受到噪声与干扰的影响，后面需要加入一级第二触发单元，形成迟滞，来抵抗噪声和干扰的影响。在一实施例中，所述第二触发单元可以为schmitt触发器。在一些实施例中，所述第二触发单元包括第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十NMOS管NM10、第十一NMOS管NM11和第十二NMOS管NM12；所述第十PMOS管PM10的栅极、所述第十一PMOS管PM11的栅极、所述第五NMOS管PM5的栅极、所述第十一NMOS管NM11的栅极连接所述第二触发单元220的输入端，所述第十PMOS管PM10的源极、所述第十PMOS管PM10的栅极连接VDD，所述第十NMOS管NM10的源极、所述第十NMOS管NM10的栅极连接VSS；所述第十PMOS管PM10的漏极连接所述第十一PMOS管PM11的源极和所述第十二PMOS管PM12的源极，所述第十一PMOS管PM11的栅极和所述第十二PMOS管PM12的栅极连接VDD，所述第十二PMOS管PM12的漏极连接VSS，所述第十一PMOS管PM11的漏极连接所述第十一NMOS管NM11的漏极，所述第十一NMOS管NM11的源极连接所述第十NMOS管NM10的漏极、所述第十二NMOS管NM12的源极，所述第十一NMOS管NM11的栅极和所述第十二NMOS管NM12的栅极连接VSS，所述第十二NMOS管NM12的漏极连接VDD，所述第十一PMOS管PM11的漏极、所述第十二PMOS管PM12的栅极和所述第十二NMOS管NM12的栅极都连接所述第二触发单元的输出端，用于输出第三时钟信号I3。

在一些实施例中，所述第一电容C1和第二电容C2可以使用工艺中任何形式的电容，可以是金属电容、poly电容、mos电容等等，其另一端可以对地，可以对电源。

在一些实施例中，参见图1，延时电路还包括低电流基准产生单元100；所述低电流基准产生单元用于产生随电源电压变化稳定的电流源输出至所述第一延时模块和所述第二延时模块。在一些实施例中，所述低电流基准产生单元100包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2和第一电阻R1，所述第一PMOS管PM1的源极连接所述第二PMOS管PM2的源极和用于输出恒电流的第一电流源端，所述第一PMOS管PM1的栅极和所述第二PMOS管PM2的栅极都连接VDD，所述第一PMOS管PM1的漏极连接所述第一NMOS管NM1的漏极、所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极和用于输出恒电流的第二电流源端，所述第二PMOS管PM2的漏极连接所述第二NMOS管NM2的漏极；所述第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极都连接VSS，所述第二NMOS管NM2的漏极连接用于输出电流源的第三电源流端、所述第一NMOS管NM1的栅极和所述第二NMOS管NM2的栅极，所述第一NMOS管NM1的源极连接第一电阻R1的一端，所述第一电阻R1的另一端连接所述第二NMOS管NM2的源极。

在一些实施例中，所述第一电阻R1可以是标准CMOS工艺中的任何电阻类型，甚至可以是MOS器件作为电阻，不过使用工艺中的poly电阻，随工艺、电压、温度变化会小很多。

在一些实施例中，参见图1，延时电路还包括输出驱动单元400；所述输出驱动单元用于接收所述第三时钟信号I3并提高所述第三时钟信号I3的驱动能力，使得驱动外部的负载。具体驱动可以只是一级反相器，也可以是多级反相器，驱动能力也根据实际的驱动负载决定选择多大，如图1所示的驱动单元仅作为一个例子包含了两级反相器，分别为第三反相器和第四反相器，所述第三反相器包含第十三PMOS功率管PM13和第十三NMOS功率管NM13，所述第四反相器包含第十四PMOS功率管PM14和第十四NMOS功率管NM14，经两级反相器放大后用于驱动外部的负载。

本发明虽然己以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。