一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备

技术领域

本发明属于集成电路技术领域，具体涉及一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备。

背景技术

随着云计算、大数据应用发展，各主控芯片集成密度高。跟随产品性能不断提升，电子系统也越来越庞大，数据速率不断攀升，电源轨道在进一步降低。例如，二代内存(Double Data Rate 2, DDR2)速率800Mbps，1.8V电源；三代内存(Double Data Rate 3,DDR3)速率1600Mbps，1.5V电源；而四代内存(Double Data Rate 4, DDR4)速率已达到3200Mbps，电源只有1.2V，以至于后期的五代内存(Double Data Rate 5, DDR5)面临更高的速率和更低的电源电压，使得DDR信号完整性问题日益突出。DDR信号完整性设计在印刷电路板(Printed Circuit Board, PCB) layout设计中占有不可或缺的地位，这就要求信号完整性工程师对layout提出严格的约束条件。

市场中，如果控制器(Integrated Circuit, IC)和DDR内部集成有片内端接(On-Die Termination, ODT)模块，则外部不需要再进行Rtt端接；如果控制器IC或DDR内部未集成ODT模块时，则需要在PCB板级进行Rtt端接。而目前工程设计没有明确的约束规则，主要靠工程师的经验法则。目前通用设计中通常遵循Rtt端接电阻越靠近接收端IC越好，没有考虑封装PKG到裸芯片(DIE)的传输距离，没有依据工程设计情况进行定量描述，而当端接距离传输延时

发明内容

为了解决现有技术中所存在的上述问题，本发明提供了一种DDR信号Rtt端接PCB板级布局布线约束方法及电子设备。

本发明要解决的技术问题通过以下技术方案实现：

一种DDR信号Rtt端接PCB板级布局布线约束方法，所述方法包括：

确定控制芯片中的裸芯片的目标PAD与所述控制芯片的电路封装基板上的第一焊接凸点之间的第一走线的总长度；所述控制芯片位于PCB板上；

根据所述第一走线的总长度，确定所述第一走线上的第一总传输延时；

根据端接电阻在DDR信号的传输链路的最末端吸收反射信号的特性，确定所述第一焊接凸点与所述端接电阻未跟端接电压源连接的一端之间的第二走线上的第二总传输延时与所述第一总传输延时之间的大小关系；所述第一焊接凸点是所述电路封装基板上唯一与所述端接电阻连接的点；

确定所述控制芯片内部走线上的信号传输速率，得到第一信号传输速率，确定所述PCB板内部走线上的信号传输速率，得到第二信号传输速率；

根据所述第二总传输延时与所述第一总传输延时之间的大小关系、所述第一信号传输速率与所述第二信号传输速率之间的大小关系、所述第一走线的总长度与所述第一信号传输速率和所述第一总传输延时之间的关系，以及所述第二走线的总长度与所述第二信号传输速率和所述第二总传输延时之间的关系，得到所述第二走线的总长度与所述第一走线的总长度之间的初始大小关系；

根据集总参数法、DDR信号的预设数据频率上限和所述初始大小关系，确定所述第二走线的总长度的约束条件，以及确定所述第二走线的引出位置的最优约束条件。

在一些实施例中，所述第二总传输延时与所述第一总传输延时之间的大小关系为：所述第二总传输延时大于或等于所述第一总传输延时。

在一些实施例中，所述根据所述第二总传输延时与所述第一总传输延时之间的大小关系、所述第一信号传输速率与所述第二信号传输速率之间的大小关系、所述第一走线的总长度与所述第一信号传输速率和所述第一总传输延时之间的关系，以及所述第二走线的总长度与所述第二信号传输速率和所述第二总传输延时之间的关系，得到所述第二走线的总长度与所述第一走线的总长度之间的初始大小关系，包括：

根据所述第二总传输延时大于或等于所述第一总传输延时、所述第一信号传输速率等于所述第二信号传输速率、所述第一走线的总长度等于所述第一信号传输速率与所述第一总传输延时之间的乘积，以及所述第二走线的总长度等于所述第二信号传输速率与所述第二总传输延时之间的乘积，得到所述第二走线的总长度与所述第一走线的总长度之间的初始大小关系为：所述第二走线的总长度大于或等于所述第一走线的总长度。

在一些实施例中，所述根据集总参数法、DDR信号的预设数据频率上限和所述初始大小关系，确定所述第二走线的总长度的约束条件，包括：

根据DDR信号的预设数据频率上限，以及光速，确定波长；

采用集总参数法，根据所述波长、所述初始大小关系，以及走线长度与信号衰减程度之间的关系，确定所述第二走线的总长度的约束条件。

在一些实施例中，所述第二走线的总长度的约束条件包括：

；

；

其中，

所述第二走线的引出位置的最优约束条件包括：所述第二走线未与所述端接电阻连接的一端从所述第一焊接凸点引出。

在一些实施例中，当所述控制芯片中包含第一裸芯片和第二裸芯片时，所述目标PAD为所述第一裸芯片的第一PAD和所述第二裸芯片的第二PAD中的每个PAD；当所述控制芯片中包含所述第一裸芯片或所述第二裸芯片时，所述目标PAD为所述第一PAD或所述第二PAD；其中，所述第一裸芯片和所述第二裸芯片采用的封装工艺不同。

在一些实施例中，当所述裸芯片是采用Wire Bond封装工艺封装时，所述确定控制芯片中的裸芯片的目标PAD与所述控制芯片的电路封装基板上的第一焊接凸点之间的第一走线的总长度，包括：

从封装设计文件中获取所述控制芯片中的裸芯片的目标PAD与所述控制芯片的电路封装基板上的一个Finger端点之间的Wire Bonding线的长度

从所述封装设计文件中获取所述Finger端点与所述电路封装基板上的所述第一焊接凸点之间的Trace线的长度

将

在一些实施例中，当所述裸芯片是采用Flip Chip封装工艺封装时，所述确定控制芯片中的裸芯片的目标PAD与所述控制芯片的电路封装基板上的第一焊接凸点之间的第一走线的总长度，包括：

从封装设计文件中获取所述控制芯片中的裸芯片的目标PAD与所述控制芯片上的一个第二焊接凸点之间的走线的长度

从所述封装设计文件中获取所述第二焊接凸点与所述电路封装基板上的所述第一焊接凸点之间的走线的长度

将

一种电子设备，包括：处理器、通信接口、存储器和通信总线，所述处理器、所述通信接口和所述存储器通过所述通信总线完成相互间的通信；

所述存储器，用于存放计算机程序；

所述处理器，用于执行存储器上所存放的程序时，实现上述的DDR信号Rtt端接PCB板级布局布线约束方法的步骤。

与现有技术相比，本发明的有益效果为：

本发明通过定量分析与计算，确定出了DDR信号在PCB板级Rtt端接布局布线时，在DDR信号的传输链路中，控制芯片的一个焊接凸点与端接电阻之间的这一段走线的总长度的约束条件，以及这一段走线未与端接电阻连接的一端的引出位置的最优约束条件，通过这些约束条件对这一段走线在布局布线时的约束，可以提升信号在高速数据传输过程中的信号完整性裕量，从而提升数据在PCB板中传输的可靠性，为工程中DDR在PCB上进行端接提供了精确的layout设计指导。

以下将结合附图及对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种DDR信号Rtt端接PCB板级布局布线约束方法的流程示意图；

图2是本发明实施例提供的示例性的DDR信号的传输链路示意图；

图3是本发明实施例提供的示例性的信号完整性瞬态仿真实验的结果示意图；

图4是本发明实施例提供的示例性的信号完整性眼图仿真实验的第一个结果示意图；

图5是本发明实施例提供的示例性的信号完整性眼图仿真实验的第二个结果示意图；

图6是本发明实施例提供的示例性的信号完整性眼图仿真实验的第三个结果示意图；

图7是本发明实施例提供的示例性的信号完整性眼图仿真实验的第四个结果示意图；

图8是本发明实施例提供的示例性的信号完整性眼图仿真实验的第五个结果示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

图1是本发明实施例提供的一种DDR信号Rtt端接PCB板级布局布线约束方法的流程示意图，该方法包括：

S101、确定控制芯片中的裸芯片的目标PAD与控制芯片的电路封装基板上的第一焊接凸点之间的第一走线的总长度；控制芯片位于PCB板上。

这里，PAD指芯片的输入输出端口。

这里，第一焊接凸点为控制芯片的电路封装基板上的任意一个焊接凸点，例如，可以为控制芯片的电路封装基板的边缘位置处的一个焊接凸点。

在一些实施例中，当控制芯片中包含第一裸芯片和第二裸芯片时，目标PAD为第一裸芯片的第一PAD和第二裸芯片的第二PAD中的每个PAD。在一些实施例中，当控制芯片中包含第一裸芯片或第二裸芯片时，目标PAD为第一PAD或第二PAD。第一裸芯片和第二裸芯片采用的封装工艺不同；例如，第一裸芯片采用Wire Bond封装工艺封装，而第二裸芯片采用Flip Chip封装工艺封装。第一PAD为第一裸芯片的一个用于传输DDR信号的PAD，第二PAD为第二裸芯片的一个用于传输DDR信号的PAD。

这里，第一走线的总长度具体根据封装控制芯片时，裸芯片的目标PAD与电路封装基板上的第一焊接凸点之间的具体走线(即DDR信号在控制芯片内的传输链路)来决定。例如，当裸芯片是采用Wire Bond封装工艺封装，且裸芯片的目标PAD与电路封装基板上的第一焊接凸点之间的走线具体为：目标PAD与控制芯片的电路封装基板上的一个Finger端点之间的Wire Bonding线，以及该Finger端点与电路封装基板上的第一焊接凸点之间的Trace线，则从封装设计文件中获取目标PAD与该Finger端点之间的Wire Bonding线的长度

S102、根据第一走线的总长度，确定第一走线上的第一总传输延时。

例如，继续以上述举例进行说明，当第一走线是由长度为

又例如，继续以上述举例进行说明，当第一走线是由长度为

具体的，计算一条走线的信号传输延时的公式为：

S103、根据端接电阻在DDR信号的传输链路的最末端吸收反射信号的特性，确定第一焊接凸点与端接电阻未跟端接电压源连接的一端之间的第二走线上的第二总传输延时与第一总传输延时之间的大小关系；第一焊接凸点是电路封装基板上唯一与端接电阻连接的点。

具体的，为使端接电阻在DDR信号的传输链路的最末端吸收反射信号，因此，需要使第二走线上的第二总传输延时

S104、确定控制芯片内部走线上的信号传输速率，得到第一信号传输速率，确定PCB板内部走线上的信号传输速率，得到第二信号传输速率。

具体的，可以采用上述公式

S105、根据第二总传输延时与第一总传输延时之间的大小关系、第一信号传输速率与第二信号传输速率之间的大小关系、第一走线的总长度与第一信号传输速率和第一总传输延时之间的关系，以及第二走线的总长度与第二信号传输速率和第二总传输延时之间的关系，得到第二走线的总长度与第一走线的总长度之间的初始大小关系。

具体的，第一走线的总长度

S106、根据集总参数法、DDR信号的预设数据频率上限和初始大小关系，确定第二走线的总长度的约束条件，以及确定第二走线的引出位置的最优约束条件。

具体的，可以根据DDR信号的预设数据频率上限

具体的，根据实际设计需求确定DDR信号的最高数据频率

在得到第二走线的总长度

这里，该约束条件适用于DDR中所有信号类型的端接布线场景，例如，单向传输控制地址线(CA信号)和双向传输数据/时钟线(DQ/DQS信号)等。

本发明通过定量分析与计算，确定出了DDR信号在PCB板级Rtt端接布局布线时，在DDR信号的传输链路中，控制芯片的一个焊接凸点与端接电阻之间的这一段走线的总长度的约束条件，以及这一段走线未与端接电阻连接的一端的引出位置的最优约束条件，通过这些约束条件对这一段走线在布局布线时的约束，可以提升信号在高速数据传输过程中的信号完整性裕量，从而提升数据在PCB板中传输的可靠性，为工程中DDR在PCB上进行端接提供了精确的layout设计指导。

以下通过一个具体的示例，对本发明的约束方法进行进一步说明。

图2为DDR传输链路示意图，如图2所示，PCB板上设置有控制器芯片(即上文所述的控制芯片)和DRAM芯片，并且，控制器芯片DDR接口内部无ODT功能模块，控制器芯片和DRAM芯片均为已封装好的芯片，控制器芯片中包含了第一裸芯片DIE1、第二裸芯片DIE2，以及电路封装基板Substrate-PKG。DIE1采用Wire Bond封装工艺封装，且DIE1具有多个PAD，例如，PADA、PADB、PADC、PADD。DIE2采用Flip Chip封装工艺封装，且DIE2具有多个PAD，例如，PADE、PADF、PADG、PADH。如图2所示，DDR信号的一个单向传输链路为：从DIE1的PADA开始，经过长度为

为了进一步说明本发明确定出的约束条件所能达到的技术效果，本发明通过布局布线分别进行了信号完整性瞬态仿真实验和眼图仿真实验，其中，信号完整性瞬态仿真实验的实验参数和仿真结果如表1和图3所示，信号完整性眼图仿真实验的实验参数和仿真结果如表2和图4~图8所示。

表1

在图3中，过冲和塌陷相对越小，代表反射越小，信号质量越好，在该接口下优先衡量塌陷值，显然，当

表2

在图4~图8中，眼图压模板越多，说明信号完整性恶化越严重，图4~图8中的模版即为图4~图8中各图中位于中间位置的矩形框，显然，当

需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

在说明书中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。