一种氮化镓器件

技术领域

本发明涉及半导体技术领域，尤其涉及一种氮化镓器件。

背景技术

如图1所示，图1是现有技术提供的一种氮化镓器件的结构示意图，现有技术中经常采用碳原子掺杂的Ⅲ-Ⅴ族半导体层作为缓冲层，但是在通过MOCVD工艺（MOCVD是在气相外延生长(VPE)的基础上发展起来的一种新型气相外延生长技术）生长缓冲层、沟道层、势垒层和P型氮化物层的过程中，附着在腔体表面的碳原子掺杂的Ⅲ-Ⅴ族半导体层会脱落在沟道层、势垒层和P型氮化物层的表面，从而影响了沟道层、势垒层和P型氮化物层的良率，进而影响了氮化镓器件的电学性能的稳定性。其中，图1中的附图标记如下：100-衬底，101-缓冲层，102-沟道层，103-势垒层，104-P型氮化物层，105-栅极，106-源极，107-漏极。

发明内容

本发明提供了一种氮化镓器件，以提高沟道层、势垒层和P型氮化物层的良率，提升氮化镓器件的电学性能的稳定性。

根据本发明的一方面，提供了一种氮化镓器件，包括：衬底；缓冲层，所述缓冲层位于所述衬底之上；沟道层，所述沟道层位于所述缓冲层远离所述衬底的表面；所述缓冲层包括相对设置的第一表面和第二表面， 所述缓冲层的第一表面为靠近所述衬底的表面，所述缓冲层的第二表面为所述缓冲层和所述沟道层接触的表面，所述缓冲层的第二表面侧的材料至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料，其中，所述铝原子和第Ⅲ主族原子的比值大于或等于2%，且小于或等于5%，所述缓冲层的第一表面侧的材料至少包括碳原子掺杂的Ⅲ-Ⅴ族半导体材料；所述缓冲层包括一层或者多个子层；势垒层，所述势垒层位于所述沟道层远离所述缓冲层的表面；P型氮化物层，所述P型氮化物层位于所述势垒层远离所述沟道层的表面；栅极，所述栅极位于所述P型氮化物层远离所述势垒层的表面；源极，所述源极位于所述势垒层远离所述沟道层的表面；漏极，所述漏极位于所述势垒层远离所述沟道层的表面。

可选地，所述缓冲层包括两个子层，所述缓冲层包括碳原子掺杂的Ⅲ-Ⅴ族半导体层和铝原子掺杂的Ⅲ-Ⅴ族半导体层的叠层；所述碳原子掺杂的Ⅲ-Ⅴ族半导体层位于所述衬底之上；所述碳原子掺杂的Ⅲ-Ⅴ族半导体层的表面和内部均包括掺杂有碳原子的Ⅲ-Ⅴ族半导体材料；所述铝原子掺杂的Ⅲ-Ⅴ族半导体层位于所述碳原子掺杂的Ⅲ-Ⅴ族半导体层远离所述衬底的表面，且和所述沟道层接触；所述铝原子掺杂的Ⅲ-Ⅴ族半导体层的表面和内部均包括掺杂有铝原子的Ⅲ-Ⅴ族半导体材料。

可选地，所述碳原子掺杂的Ⅲ-Ⅴ族半导体层包括碳原子掺杂的氮化镓层。

可选地，所述碳原子掺杂的Ⅲ-Ⅴ族半导体层包括碳原子掺杂的氮化镓铝层。

可选地，所述碳原子掺杂的氮化镓铝层中，所述铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%。

可选地，所述铝原子掺杂的Ⅲ-Ⅴ族半导体层包括铝原子掺杂的氮化镓层。

可选地，所述缓冲层包括一层，所述缓冲层的第二表面侧的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，所述缓冲层的第一表面侧的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料；其中，所述缓冲层的第一表面侧的材料中，所述铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%。

可选地，所述缓冲层位于第一表面侧和第二表面侧之间的材料为所述缓冲层内部的材料，所述缓冲层内部的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，所述缓冲层内部的材料中，所述铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%。

可选地，所述缓冲层包括碳原子和铝原子掺杂的氮化镓层，所述碳原子和铝原子掺杂的氮化镓层的表面和内部均包括掺杂有碳原子和铝原子的氮化镓材料。

可选地，所述衬底包括硅衬底或者氮化硅衬底。

本发明实施例提供的技术方案，缓冲层包括相对设置的第一表面和第二表面，缓冲层的第一表面为靠近衬底的表面，缓冲层的第二表面为缓冲层和沟道层接触的表面，缓冲层的第二表面侧的材料至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料，其中，铝原子和第Ⅲ主族原子的比值大于或等于2%，且小于或等于5%，缓冲层的第一表面侧的材料至少包括碳原子掺杂的Ⅲ-Ⅴ族半导体材料。因此，在通过MOCVD工艺制备缓冲层的过程中，先形成缓冲层的第一表面侧的材料，然后再形成缓冲层的第二表面侧的材料。在通过MOCVD工艺生长沟道层、势垒层和P型氮化物层的过程中，附着在腔体表面的膜层包括缓冲层的第一表面侧的材料和缓冲层的第二表面侧的材料，且缓冲层的第一表面侧的材料位于腔体表面和缓冲层的第二表面侧的材料之间，而至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料的缓冲层的第二表面侧的材料不容易从腔体表面脱落，其中，铝原子和第Ⅲ主族原子的比值大于或等于2%，且小于或等于5%。由于在通过MOCVD工艺生长沟道层、势垒层和P型氮化物层的过程中，覆盖腔体最上层表面的材料是不容易从腔体表面脱落的膜层，可以有效避免有膜层会脱落在沟道层、势垒层和P型氮化物层的表面，从而提高了沟道层、势垒层和P型氮化物层的良率，进而提升了氮化镓器件的电学性能的稳定性。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的一种氮化镓器件的结构示意图。

图2是根据本发明实施例提供的一种氮化镓器件的结构示意图。

图3是根据本发明实施例提供的另一种氮化镓器件的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进型清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或器的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或器，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或器。

为了提高沟道层、势垒层和P型氮化物层的良率，进而提升氮化镓器件的电学性能的稳定性，本发明实施例提供了如下技术方案：如图2和图3所示，图2是根据本发明实施例提供的一种氮化镓器件的结构示意图，图3是根据本发明实施例提供的另一种氮化镓器件的结构示意图，该氮化镓器件包括：衬底200；缓冲层204，缓冲层204位于衬底200之上；沟道层205，沟道层205位于缓冲层204远离衬底200的表面；缓冲层204包括相对设置的第一表面和第二表面，缓冲层204的第一表面为靠近衬底200的表面，缓冲层204的第二表面为缓冲层204和沟道层205接触的表面，缓冲层204的第二表面侧的材料至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料，其中，铝原子和第Ⅲ主族原子的比值大于或等于2%，且小于或等于5%，缓冲层204的第一表面侧的材料至少包括碳原子掺杂的Ⅲ-Ⅴ族半导体材料；缓冲层包括204一层或者多个子层（图2中缓冲层204为一层，图3中缓冲层204包括两个子层的叠层）；势垒层206，势垒层206位于沟道层205远离缓冲层204的表面；P型氮化物层207，P型氮化物层207位于势垒层206远离沟道层205的表面；栅极208，栅极208位于P型氮化物层207远离势垒层206的表面；源极209，源极209位于势垒层206远离沟道层205的表面；漏极210，漏极210位于势垒层206远离沟道层205的表面。

需要说明的是，在本实施例中，缓冲层204的第二表面侧的材料至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料，缓冲层204的第一表面侧的材料至少包括碳原子掺杂的Ⅲ-Ⅴ族半导体材料，对于缓冲层204第一表面侧和第二表面侧之间的材料即缓冲层204内部材料的掺杂情况以及材料种类，在此没有进行限定。

可选地，在本发明实施例中，如图2和图3所示，衬底200和缓冲层204之间还设置有氮化铝层201、氮化镓铝层202和应力释放层203。氮化铝层201、氮化镓铝层202、应力释放层203和缓冲层204可以起到匹配衬底200和沟道层205的晶格，从而提高外延良率。示例性的，P型氮化物层207可以选择P型GaN，用于耗尽其下势垒层206对应位置的二维电子气，可以在低电压下关断氮化镓器件。

本发明实施例提供的技术方案，缓冲层204包括相对设置的第一表面和第二表面，缓冲层204的第一表面为靠近衬底200的表面，缓冲层204的第二表面为缓冲层204和沟道层205接触的表面，缓冲层204的第二表面侧的材料至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料，其中，铝原子和第Ⅲ主族原子的比值大于或等于2%，且小于或等于5%，缓冲层204的第一表面侧的材料至少包括碳原子掺杂的Ⅲ-Ⅴ族半导体材料。因此，在通过MOCVD工艺制备缓冲层204的过程中，先形成缓冲层204的第一表面侧的材料，然后再形成缓冲层204的第二表面侧的材料。在通过MOCVD工艺生长沟道层205、势垒层206和P型氮化物层207的过程中，附着在腔体表面的膜层包括缓冲层204的第一表面侧的材料和缓冲层204的第二表面侧的材料，且缓冲层204的第一表面侧的材料位于腔体表面和缓冲层204的第二表面侧的材料之间，而至少包括铝原子掺杂的Ⅲ-Ⅴ族半导体材料的缓冲层204的第二表面侧的材料不容易从腔体表面脱落，其中，铝原子和第Ⅲ主族原子的比值大于或等于2%，且小于或等于5%。由于在通过MOCVD工艺生长沟道层205、势垒层206和P型氮化物层207的过程中，覆盖腔体最上层表面的材料是不容易从腔体表面脱落的膜层，可以有效避免有膜层会脱落在沟道层205、势垒层206和P型氮化物层207的表面，从而提高了沟道层205、势垒层206和P型氮化物层207的良率，进而提升了氮化镓器件的电学性能的稳定性。

可选地，在上述技术方案的基础上，如图2所示，缓冲层204包括两个子层，缓冲层204包括碳原子掺杂的Ⅲ-Ⅴ族半导体层2041和铝原子掺杂的Ⅲ-Ⅴ族半导体层2042的叠层；碳原子掺杂的Ⅲ-Ⅴ族半导体层2041位于衬底200之上；碳原子掺杂的Ⅲ-Ⅴ族半导体层2041的表面和内部均包括掺杂有碳原子的Ⅲ-Ⅴ族半导体材料；铝原子掺杂的Ⅲ-Ⅴ族半导体层2042位于碳原子掺杂的Ⅲ-Ⅴ族半导体层2041远离衬底200的表面，且和沟道层205接触；铝原子掺杂的Ⅲ-Ⅴ族半导体层2042的表面和内部均包括掺杂有铝原子的Ⅲ-Ⅴ族半导体材料。

具体的，在通过MOCVD工艺制备缓冲层204的过程中，先形成碳原子掺杂的Ⅲ-Ⅴ族半导体层2041，然后再形成铝原子掺杂的Ⅲ-Ⅴ族半导体层2042。在通过MOCVD工艺生长沟道层205、势垒层206和P型氮化物层207的过程中，附着在腔体表面的膜层包括碳原子掺杂的Ⅲ-Ⅴ族半导体层2041和铝原子掺杂的Ⅲ-Ⅴ族半导体层2042，且碳原子掺杂的Ⅲ-Ⅴ族半导体层2041位于腔体表面和铝原子掺杂的Ⅲ-Ⅴ族半导体层2042之间，而铝原子掺杂的Ⅲ-Ⅴ族半导体层2042不容易从腔体表面脱落。由于在通过MOCVD工艺生长沟道层205、势垒层206和P型氮化物层207的过程中，覆盖腔体最上层表面的材料是不容易从腔体表面脱落的膜层，可以有效避免有膜层会脱落在沟道层205、势垒层206和P型氮化物层207的表面，从而提高了沟道层205、势垒层206和P型氮化物层207的良率，进而提升了氮化镓器件的电学性能的稳定性。

可选地，在上述技术方案的基础上，如图2所示，碳原子掺杂的Ⅲ-Ⅴ族半导体层2041包括碳原子掺杂的氮化镓层。

可选地，在上述技术方案的基础上，如图2所示，碳原子掺杂的Ⅲ-Ⅴ族半导体层2041包括碳原子掺杂的氮化镓铝层。其中，可选地，碳原子掺杂的氮化镓铝层中，铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%。

具体的，碳原子掺杂的Ⅲ-Ⅴ族半导体层2041包括碳原子掺杂的氮化镓铝层，其中，铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%，使得附着在腔体表面的碳原子掺杂的Ⅲ-Ⅴ族半导体层2041也是不容易从腔体表面脱落的膜层，可以进一步有效避免有膜层会脱落在沟道层205、势垒层206和P型氮化物层207的表面，从而提高了沟道层205、势垒层206和P型氮化物层207的良率，进而提升了氮化镓器件的电学性能的稳定性。

可选地，在上述技术方案的基础上，如图2所示，铝原子掺杂的Ⅲ-Ⅴ族半导体层2042包括铝原子掺杂的氮化镓层。

具体的，铝原子掺杂的Ⅲ-Ⅴ族半导体层2042包括铝原子掺杂的氮化镓层，铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%，使得附着在腔体最上层表面的膜层不容易从腔体表面脱落，可以有效避免有膜层会脱落在沟道层205、势垒层206和P型氮化物层207的表面，从而提高了沟道层205、势垒层206和P型氮化物层207的良率，进而提升了氮化镓器件的电学性能的稳定性。

可选地，在上述技术方案的基础上，如图3所示，缓冲层204包括一层，缓冲层204的第二表面侧的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，缓冲层204的第一表面侧的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料；其中，缓冲层204的第一表面侧的材料中，铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%。

需要说明的是，在本实施例中，缓冲层204的第二表面侧的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，缓冲层204的第一表面侧的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，对于缓冲层204第一表面侧和第二表面侧之间的材料即缓冲层204内部材料的掺杂情况以及材料种类，在此没有进行限定。

具体的，缓冲层204为一个膜层，缓冲层204的第二表面侧的材料和缓冲层204的第一表面侧的材料均包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，使得附着在腔体表面的缓冲层是不容易从腔体表面脱落的膜层，可以进一步有效避免有膜层会脱落在沟道层205、势垒层206和P型氮化物层207的表面，从而提高了沟道层205、势垒层206和P型氮化物层207的良率，进而提升了氮化镓器件的电学性能的稳定性。

为了进一步限定缓冲层204第一表面侧和第二表面侧之间的材料即缓冲层204内部材料的掺杂情况以及材料种类，本发明实施例提供了如下技术方案：可选地，在上述技术方案的基础上，如图3所示，缓冲层204位于第一表面侧和第二表面侧之间的材料为缓冲层204内部的材料，缓冲层204内部的材料包括碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体材料，缓冲层204内部的材料中，铝原子和第Ⅲ主族原子的比值大于或等于大于或等于2%，且小于或等于5%。具体的，缓冲层204为一个膜层，该膜层由碳原子和铝原子掺杂的Ⅲ-Ⅴ族半导体层构成，使得附着在腔体表面的缓冲层均包括不容易从腔体表面脱落的膜层，可以进一步有效避免有膜层会脱落在沟道层205、势垒层206和P型氮化物层207的表面，从而提高了沟道层205、势垒层206和P型氮化物层207的良率，进而提升了氮化镓器件的电学性能的稳定性。

可选地，在上述技术方案的基础上，如图3所示，缓冲层204包括碳原子和铝原子掺杂的氮化镓层；碳原子和铝原子掺杂的氮化镓层的表面和内部均包括掺杂有碳原子和铝原子的氮化镓材料。

可选地，在上述技术方案的基础上，衬底200包括硅衬底或者氮化硅衬底。

在本发明实施例中，硅材料或者氮化硅材料均可以作为衬底200，拓宽了衬底200的材料的选择范围。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。