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半导体结构及其形成方法

文献发布时间:2024-04-18 20:01:55


半导体结构及其形成方法

技术领域

本申请涉及半导体技术领域,尤其涉及一种半导体结构及其形成方法。

背景技术

具有沟槽栅极结构的碳化硅器件(SiC MOSFET with trench gate)是一种区别于传统硅衬底和水平沟道的半导体器件。然而目前对于这种具有沟槽栅极结构的碳化硅器件的形成工艺仍然存在缺陷,导致器件性能和可靠性得不到保证。

因此,有必要提供更有效、更可靠的技术方案。

发明内容

本申请提供一种半导体结构及其形成方法,可以降低外延层表面的寄生电容,提高器件可靠性。

本申请的一个方面提供一种半导体结构的形成方法,包括:提供基底,所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层,所述外延层中包括栅极沟槽;在所述栅极沟槽底部和侧壁以及所述外延层表面形成第一栅极氧化层;在所述第一栅极氧化层表面形成第二栅极氧化层,所述第二栅极氧化层为半晶体态并且所述第二栅极氧化层中的部分原子扩散至所述第一栅极氧化层中;在所述栅极沟槽中形成填满所述栅极沟槽的栅极;去除位于所述外延层表面的第一栅极氧化层和第二栅极氧化层。

在本申请的一些实施例中,所述第一栅极氧化层的材料包括氧化硅,形成所述第一栅极氧化层的方法包括化学气相沉积工艺或原子层沉积工艺。

在本申请的一些实施例中,形成所述第一栅极氧化层的工艺参数包括:工艺温度低于800摄氏度;反应物包括SiH

在本申请的一些实施例中,所述半导体结构的形成方法还包括:对所述第一栅极氧化层进行退火工艺。

在本申请的一些实施例中,所述退火工艺的工艺参数包括:工艺温度高于1300摄氏度;工艺气体包括NO或N

在本申请的一些实施例中,所述第一栅极氧化层的厚度低于10纳米。

在本申请的一些实施例中,所述第二栅极氧化层包括依次位于所述第一栅极氧化层表面的第一氧化铝层、氧化镧层和第二氧化铝层。

在本申请的一些实施例中,所述第一氧化铝层的厚度为2至10纳米,所述氧化镧层的厚度为10至20纳米,所述第二氧化铝层的厚度为2至10纳米。

在本申请的一些实施例中,形成所述第二栅极氧化层的方法包括:在所述第一栅极氧化层表面形成第二栅极氧化层,所述第二栅极氧化层为半非晶体态;对所述第二栅极氧化层进行退火工艺使所述第二栅极氧化层转化为半晶体态并且所述第二栅极氧化层中的部分原子扩散至所述第一栅极氧化层中。

在本申请的一些实施例中,所述退火工艺的工艺参数包括:工艺温度低于800摄氏度;工艺气体包括O

本申请的另一个方面还提供一种半导体结构,包括:基底,所述基底包括半导体衬底以及位于所述半导体衬底表面的外延层,所述外延层中包括栅极沟槽;位于所述栅极沟槽底部和侧壁未延伸至所述外延层表面的第一栅极氧化层;位于所述第一栅极氧化层表面未延伸至所述外延层表面的第二栅极氧化层,所述第二栅极氧化层为半晶体态并且所述第二栅极氧化层中的部分原子扩散至所述第一栅极氧化层中;位于所述栅极沟槽中填满所述栅极沟槽的栅极。

在本申请的一些实施例中,所述第一栅极氧化层的材料包括氧化硅。

在本申请的一些实施例中,所述第一栅极氧化层的厚度低于10纳米。

在本申请的一些实施例中,所述第二栅极氧化层包括依次位于所述第一栅极氧化层表面的第一氧化铝层、氧化镧层和第二氧化铝层。

在本申请的一些实施例中,所述第一氧化铝层的厚度为2至10纳米,所述氧化镧层的厚度为10至20纳米,所述第二氧化铝层的厚度为2至10纳米。

本申请提供一种半导体结构及其形成方法,外延层表面没有高介电常数材料层,可以降低外延层表面的寄生电容,提高器件可靠性。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例,附图仅用于说明和描述的目的,并不旨在限制本申请的范围,其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解,附图未按比例绘制。

其中:

图1至图5为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求,目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说,对所公开的实施例的各种局部修改是显而易见的,并且在不脱离本申请的精神和范围的情况下,可以将这里定义的一般原理应用于其他实施例和应用。因此,本申请不限于所示的实施例,而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

图1至图5为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。

参考图1所示,提供基底100,所述基底100包括半导体衬底101以及位于所述半导体衬底101表面的外延层102,所述外延层102中包括用于形成栅极的栅极沟槽110。

在本申请的一些实施例中,本申请实施例所述的半导体结构例如为一种具有沟槽栅极结构的碳化硅MOSFET。

在本申请的一些实施例中,所述半导体衬底101为碳化硅衬底,所述半导体衬底101的材料为碳化硅。所述外延层102的材料也为碳化硅。所述外延层102可以具有掺杂离子,例如N型掺杂离子。

在本申请的一些实施例中,所述外延层102的材料包括4H-SiC,所述栅极沟槽110底部暴露的外延层102表面为所述4H-SiC的硅面或碳面。存在各种多晶类型的碳化硅,最常见的例如具有立方晶体结构的3C-SiC,具有六方晶体结构的4H-SiC和6H-SiC等。单晶SiC可以被定向和抛光以呈现主晶面作为其表面,例如(0001)面,也即硅面,以硅作为表面。在垂直于硅面的其他面上还包括A面或M面等,硅面的相对面为碳面。

参考图2所示,在所述栅极沟槽110底部和侧壁以及所述外延层102表面形成第一栅极氧化层120。

在本申请的一些实施例中,所述第一栅极氧化层120的材料包括氧化硅,形成所述第一栅极氧化层120的方法包括化学气相沉积工艺或原子层沉积工艺。

在本申请的一些实施例中,形成所述第一栅极氧化层120的工艺参数包括:工艺温度低于800摄氏度,例如为750摄氏度、700摄氏度电脑号650摄氏度或600摄氏度等;反应物包括SiH

在本申请的另一些实施例中,形成所述第一栅极氧化层120的工艺为热氧化工艺。

在本申请的一些实施例中,所述半导体结构的形成方法还包括:对所述第一栅极氧化层120进行退火工艺。外延层102(SiC)和第一栅极氧化层120(SiO

在本申请的一些实施例中,所述退火工艺的工艺参数包括:工艺温度高于1300摄氏度;工艺气体包括NO或N

在本申请的一些实施例中,所述第一栅极氧化层120的厚度低于10纳米,例如为9纳米、8纳米、7纳米、6纳米或5纳米等。

参考图3所示,在所述第一栅极氧化层120表面形成第二栅极氧化层130,所述第二栅极氧化层130为半晶体态(semi-crystalline state)并且所述第二栅极氧化层130中的部分原子(例如La和/或AL)扩散至所述第一栅极氧化层120中。在本申请的一些实施例中,所述第一栅极氧化层120也转化为半晶体态。沉积形成的薄膜中仍含有一些副产物,如氢、碳等,在转化为半晶体态时,这些副产物会从薄膜中逸出。

在本申请的一些实施例中,所述第二栅极氧化层130包括依次位于所述第一栅极氧化层120表面的第一氧化铝层(Al

在本申请的一些实施例中,所述第一氧化铝层的厚度为2至10纳米,所述氧化镧层的厚度为10至20纳米,所述第二氧化铝层的厚度为2至10纳米。

在本申请的另一些实施例中,所述第二栅极氧化层130也可以是单层结构,例如单层氧化铝层或氧化镧层。所述第二栅极氧化层130也可以是由氧化铝层或氧化镧层任意层数堆叠的多层堆叠层。

在本申请的另一些实施例中,所述第二栅极氧化层130也可以是其他任意合适的高介电常数材料的单层或堆叠层。

在本申请的一些实施例中,形成所述第二栅极氧化层130的方法包括:在所述第一栅极氧化层120表面形成第二栅极氧化层130,所述第二栅极氧化层130为半非晶体态(semi-amorphous state);对所述第二栅极氧化层130进行退火工艺使所述第二栅极氧化层130转化为半晶体态(semi-crystalline state)并且所述第二栅极氧化层130中的部分原子扩散至所述第一栅极氧化层120中。半非晶体态指的是:在光学观察中,没有例如粗糙表面和晶界等晶体结构证据;在X射线分析中,显示了晕圈图案,这是结晶状态的证据。半晶体状态指的是:在光学观察时显示光滑表面;在X射线分析时显示斑点/晕圈图案。

在本申请的一些实施例中,所述退火工艺的工艺参数包括:工艺温度低于800摄氏度,例如为750摄氏度、700摄氏度电脑号650摄氏度或600摄氏度等;工艺气体包括O

参考图4所示,在所述栅极沟槽110中形成填满所述栅极沟槽110的栅极140。具体地,所述栅极140的顶面与所述外延层102的顶面平齐。

在本申请的一些实施例中,所述栅极140的材料为掺杂的多晶硅。形成所述栅极140的方法包括化学气相沉积工艺或物理气相沉积工艺等。

参考图5所示,去除位于所述外延层102表面的第一栅极氧化层120和第二栅极氧化层130。

在本申请的一些实施例中,去除位于所述外延层102表面的第一栅极氧化层120和第二栅极氧化层130的方法包括化学机械研磨工艺或湿法刻蚀工艺或干法刻蚀工艺。

在本申请的技术方案中,去除外延层102表面的第一栅极氧化层120和第二栅极氧化层130可以降低外延层102表面的寄生电容,提高器件可靠性。

本申请提供一种半导体结构的形成方法,外延层表面没有高介电常数材料层,可以降低外延层表面的寄生电容,提高器件可靠性。

本申请的实施例还提供一种半导体结构,参考图5所示,包括:基底100,所述基底100包括半导体衬底101以及位于所述半导体衬底101表面的外延层102,所述外延层102中包括栅极沟槽110;位于所述栅极沟槽110底部和侧壁未延伸至所述外延层102表面的第一栅极氧化层120;位于所述第一栅极氧化层120表面未延伸至所述外延层102表面的第二栅极氧化层130,所述第二栅极氧化层130为半晶体态并且所述第二栅极氧化层130中的部分原子扩散至所述第一栅极氧化层120中;位于所述栅极沟槽110中填满所述栅极沟槽110的栅极140。

在本申请的一些实施例中,本申请实施例所述的半导体结构例如为一种具有沟槽栅极结构的碳化硅MOSFET。

在本申请的一些实施例中,所述半导体衬底101为碳化硅衬底,所述半导体衬底101的材料为碳化硅。所述外延层102的材料也为碳化硅。所述外延层102可以具有掺杂离子,例如N型掺杂离子。

在本申请的一些实施例中,所述外延层102的材料包括4H-SiC,所述栅极沟槽110底部暴露的外延层102表面为所述4H-SiC的硅面或碳面。存在各种多晶类型的碳化硅,最常见的例如具有立方晶体结构的3C-SiC,具有六方晶体结构的4H-SiC和6H-SiC等。单晶SiC可以被定向和抛光以呈现主晶面作为其表面,例如(0001)面,也即硅面,以硅作为表面。在垂直于硅面的其他面上还包括A面或M面等,硅面的相对面为碳面。

继续参考图5所示,在本申请的一些实施例中,所述第一栅极氧化层120的材料包括氧化硅。

在本申请的一些实施例中,所述第一栅极氧化层120的厚度低于10纳米,例如为9纳米、8纳米、7纳米、6纳米或5纳米等。

继续参考图5所示,所述第二栅极氧化层130为半晶体态(semi-crystallinestate)并且所述第二栅极氧化层130中的部分原子(例如La和/或AL)扩散至所述第一栅极氧化层120中。

在本申请的一些实施例中,所述第二栅极氧化层130包括依次位于所述第一栅极氧化层120表面的第一氧化铝层(Al

在本申请的一些实施例中,所述第一氧化铝层的厚度为2至10纳米,所述氧化镧层的厚度为10至20纳米,所述第二氧化铝层的厚度为2至10纳米。

在本申请的另一些实施例中,所述第二栅极氧化层130也可以是单层结构,例如单层氧化铝层或氧化镧层。所述第二栅极氧化层130也可以是由氧化铝层或氧化镧层任意层数堆叠的多层堆叠层。

在本申请的另一些实施例中,所述第二栅极氧化层130也可以是其他任意合适的高介电常数材料的单层或堆叠层。

继续参考图5所示,在本申请的一些实施例中,所述栅极140的材料为掺杂的多晶硅。

在本申请的技术方案中,所述外延层102表面没有所述第一栅极氧化层120和第二栅极氧化层130,可以降低外延层102表面的寄生电容,提高器件可靠性。

本申请提供一种半导体结构及其形成方法,外延层表面没有高介电常数材料层,可以降低外延层表面的寄生电容,提高器件可靠性。

综上所述,在阅读本申请内容之后,本领域技术人员可以明白,前述申请内容可以仅以示例的方式呈现,并且可以不是限制性的。尽管这里没有明确说明,本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变,改进和修改。这些改变,改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解,本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解,当一个元件被称作“连接”或“耦接”至另一个元件时,其可以直接地连接或耦接至另一个元件,或者也可以存在中间元件。

类似地,应当理解,当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时,其可以直接在另一个元件上,或者也可以存在中间元件。与之相反,术语“直接地”表示没有中间元件。还应当理解,术语“包含”、“包含着”、“包括”或者“包括着”,在本申请文件中使用时,指明存在所记载的特征、整体、步骤、操作、元件和/或组件,但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解,尽管术语第一、第二、第三等可以在此用于描述各种元件,但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此,在没有脱离本申请的教导的情况下,在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外,本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此,由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此,不应当将示例性实施例解释为限于在此所示出的区域的形状,而是应当包括由例如制造所导致的形状中的偏差。例如,被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此,在图中示出的区域实质上是示意性的,其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

技术分类

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