三维异质集成芯片架构制作方法、装置、芯片

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种三维异质集成芯片架构制作方法、装置、芯片。

背景技术

晶圆堆叠技术广泛用于传感器、高速运算及存算一体等产品，晶圆堆叠技术主要采用了异质集成工艺。其中，异质集成工艺主要包括三个步骤，第一步为长柱子，第二步为键合，第三步为出焊盘，长柱子和出焊盘都需要光刻，而每一层光刻以及键合前都需要执行晶圆的对准。

目前，针对晶圆堆叠中的芯片键合，主要通过标识来做各个晶圆对准，且要求需要堆叠的各个晶圆所对应的遮光罩中的曝光区域的尺寸相同。

但是，上述方法无法适用于曝光区域的尺寸不同的晶圆堆叠。

发明内容

本申请的主要目的在于提供一种三维异质集成芯片架构制作方法、装置、芯片，以解决现有技术中的方法无法适用于曝光区域的尺寸不同的晶圆堆叠的问题。

为了实现上述目的，第一方面，本申请提供了一种三维异质集成芯片架构制作方法，包括：

构建目标遮光罩；

通过目标遮光罩对多个晶圆进行检测，其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同；

若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。

在一些实现方式中，构建目标遮光罩之后，还包括：

基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域，确定目标遮光罩的曝光区域的尺寸。

在一些实现方式中，基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域，确定目标遮光罩的曝光区域的尺寸，包括：

构建多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域所形成的对准标志的第一排布单元；

检测第一排布单元中的对准标志是否满足工艺设计要求；

若不满足，对多个晶圆中的任一晶圆所对应的遮光罩中的曝光区域进行切割，并构建第二排布单元，直至第二排布单元中的对准标志满足工艺设计要求；

将切割后的任一晶圆所对应的遮光罩中的曝光区域的尺寸作为目标遮光罩的曝光区域的尺寸。

在一些实现方式中，构建多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域所形成的对准标志的第一排布单元，包括：

基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸，计算多个晶圆对应的最小公倍数；

基于多个晶圆对应的最小公倍数，构建第一排布单元。

在一些实现方式中，通过目标遮光罩对多个晶圆进行检测，包括：

通过预设方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，识别目标遮光罩和多个遮光罩中的标识，其中，多个晶圆与多个遮光罩一一对应。

在一些实现方式中，预设方式包括层叠方式，标识包括对准标志；

通过预设方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，识别目标遮光罩和多个遮光罩中的标识，包括：

通过层叠方式将目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

在一些实现方式中，预设方式包括扫描方式，标识包括对准标志；

通过预设方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，识别目标遮光罩和多个遮光罩中的标识，包括：

获取目标遮光罩对应的目标曝光区域；

针对多个晶圆中的每个晶圆，通过扫描方式将目标曝光区域和每个晶圆对应的遮光罩中的曝光区域对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

在一些实现方式中，预设方式包括层叠方式，标识包括测试键；

通过预设方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，识别目标遮光罩和多个遮光罩中的标识，包括：

通过层叠方式将目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的测试键。

在一些实现方式中，若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构，包括：

针对多个晶圆中的每个晶圆，若目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量以及位置满足第一预设条件，以及若目标遮光罩中的测试键与每个晶圆所对应的遮光罩中的测试键的数量满足第四预设阈值，将多个晶圆进行键合，形成三维异质集成芯片架构。

在一些实现方式中，若目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量以及位置满足第一预设条件，包括：

若目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量满足第一预设阈值，

在预设范围内目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量满足第二预设阈值，

针对目标工艺目标遮光罩对应的目标曝光区域中的对准标志与每个晶圆所对应的遮光罩中的曝光区域中的对准标志的数量满足第三预设阈值，

以及针对目标工艺目标遮光罩对应的目标曝光区域中的对准标志与每个晶圆所对应的遮光罩中的曝光区域中的对准标志的位置一致。

第二方面，本发明实施例提供了一种三维异质集成芯片架构制作装置，包括：

构建模块，用于构建目标遮光罩；

检测模块，用于通过目标遮光罩对多个晶圆进行检测，其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同；

键合模块，用于若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。

第三方面，本发明实施例提供了一种终端，包括存储器、处理器以及存储在存储器中并可在处理器上运行的计算机程序，处理器执行计算机程序时实现如上任一种三维异质集成芯片架构制作方法的步骤。

第四方面，本发明实施例提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器执行时实现如上任一种三维异质集成芯片架构制作方法的步骤。

本申请提供了一种三维异质集成芯片架构制作方法、装置、芯片，包括：先构建目标遮光罩，然后通过目标遮光罩对多个晶圆进行检测，其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同，若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。本发明通过构建目标遮光罩来对曝光区域的尺寸不同的各个晶圆进行检测，当各个晶圆满足预设条件，则将各个晶圆进行键合，以实现三维异质集成芯片架构，无需对需要键合的晶圆进行设计，直接可适用于曝光区域的尺寸不同的各个晶圆的键合，提高了三维异质集成芯片架构制作的效率，降低人工成本。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，使得本申请的其它特征、目的和优点变得更明显。本申请的示意性实施例附图及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是本发明实施例提供一种晶圆堆叠过程的示意图；

图2是本发明实施例提供的一种三维异质集成芯片架构制作方法的实现流程图；

图3是本发明实施例提供一种晶圆光罩的示意图；

图4是本发明实施例提供的一种曝光区域的排布方式的示意图；

图5是本发明实施例提供的一种DRAM晶圆与ASIC晶圆的对准标识的排布示意图；

图6是本发明实施例提供的一种DRAM晶圆对应的遮光罩的示意图；

图7是本发明实施例提供的一种ASIC晶圆对应的遮光罩的示意图；

图8是本发明实施例提供的一种目标遮光罩的示意图；

图9是本发明实施例提供的一种目标曝光区域的示意图；

图10是本发明实施例提供的另一种DRAM晶圆对应的遮光罩的示意图

图11是本发明实施例提供的另一种ASIC晶圆对应的遮光罩的示意图；

图12是本发明实施例提供的另一种目标遮光罩的示意图；

图13是本发明实施例提供的另一种目标曝光区域的示意图；

图14是本发明实施例提供的一种遮光罩叠层的示意图；

图15是本发明实施例提供的一种不同遮光罩的曝光区域对齐的示意图；

图16是本发明实施例提供的另一种遮光罩叠层的示意图；

图17是本发明实施例提供的一种三维异质集成芯片架构制作装置的结构示意图；

图18是本发明实施例提供的终端的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

应当理解，在本发明的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

应当理解，在本发明中，“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应当理解，在本发明中，“多个”是指两个或两个以上。“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。“包含A、B和C”、“包含A、B、C”是指A、B、C三者都包含，“包含A、B或C”是指包含A、B、C三者之一，“包含A、B和/或C”是指包含A、B、C三者中任1个或任2个或3个。

应当理解，在本发明中，“与A对应的B”、“与A相对应的B”、“A与B相对应”或者“B与A相对应”，表示B与A相关联，根据A可以确定B。根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其他信息确定B。A与B的匹配，是A与B的相似度大于或等于预设的阈值。

取决于语境，如在此所使用的“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

为使本发明的目的、技术方案和优点更加清楚，对本方案出现的专有名词进行解释，具体如下：

异质集成：两片晶圆通过此工艺能够实现贴合，保证两片晶圆的信号和电源是连通的。

键合：异质集成工艺中的一个步骤，该步骤是将两片晶圆(wafer)在160°摄氏度条件下贴合在一起。

光刻：集成电路工艺之一，通过光刻机将设计出的光罩图形照射到晶圆上。

光罩：光刻工艺中用的，通过光刻机光透过光罩照射到晶圆上。

align mark(对准标志)：用于将光罩和晶圆对准的图形。

Testkey(测试键)：在晶圆厂用于测试晶圆加工质量和电学参数的键，也可称作测试单元。

下面结合附图详细说明本发明的背景技术，以便于了解本方案所要解决的技术问题，具体如下：

晶圆堆叠技术广泛用于传感器、高速运算及存算一体等产品，晶圆堆叠技术主要采用了异质集成工艺。

如图1所示，设两个晶圆分别为Device1和Device2，两个晶圆的异质集成工艺主要包括三个步骤，第一步：当将晶圆Device1和Device2对齐后，晶圆Device1和Device2先进行长柱子(HB via formation)，长柱子为图1的虚线框内的部分。第二步：将两个晶圆对应位置的柱子进行键合(bonding)。第三步：晶圆Device2右侧金属部分出焊盘(pad out)，即图1的Device2右侧凹陷位置。其中，长柱子和出焊盘都需要光刻，而每一层光刻以及键合前都需要执行晶圆的对准，因此，上下两片晶圆的设计必须完全一致。

例如存算一体的芯片，一般存储器晶圆是标准品，而上面的运算晶圆是多种多样的，想要设计存算一体芯片，就要同时设计键合所需的两片晶圆，两片晶圆的align mark和testkey完全都能对齐，且两片晶圆所对应的遮光罩中的曝光区域的尺寸相同。

但是，上述方法无法适用于曝光区域的尺寸不同的晶圆堆叠，因此，本发明提供一种三维异质集成芯片架构制作方法以解决上述问题。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例来进行说明。

在一实施例中，如图2所示，本发明提供了一种三维异质集成芯片架构制作方法，包括以下步骤：

步骤S201：构建目标遮光罩。

遮光罩(mask)，也可称为光罩区域，是通过对晶圆进行光刻在晶圆表面形成的区域。

如图3所示，遮光罩本身是长方形的，它是由多个大小相同的长方格组成，每个长方格叫做一个photo shot或者shot，它是曝光的最小单位，即曝光区域。由于shot是方形的，所以每个小格也是方形的，整个mask是他们的集合。

本申请中的遮光罩中的每个shot包括一个Die，其中Die指最终形成的芯片，且每个曝光区域的尺寸(photo shot size)可根据具体情况设定，如m*n，其中，m和n均为大于等于1的整数。目标遮光罩每次光罩按照如图4所示中的固定尺寸(repeat size)步进，且上一次光罩和下一次光罩的曝光区域的切割线(scribe line)会重合，以使alignmark重合，以判断生产质量。

当全部光罩结束后，可形成本申请的目标遮光罩。

步骤S202：通过目标遮光罩对多个晶圆进行检测。

其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同。

其中，目标遮光罩用于表征预设的曝光图形或者遮光罩的曝光排列图形。

本申请中的目标遮光罩的曝光区域的尺寸是基于需要堆叠的多个晶圆所对应的遮光罩中的曝光区域的尺寸设定的，目标遮光罩的曝光区域的尺寸可与各个晶圆所对应的遮光罩中的曝光区域的尺寸不同。

本申请通过需要堆叠的多个晶圆所对应的遮光罩中的曝光区域的尺寸设定了目标遮光罩的曝光区域的尺寸，并通过目标遮光罩对多个晶圆进行检测，以判断目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩是否满足预设条件，若满足，则多个晶圆可以进行键合，以形成三维异质集成芯片架构。

针对基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域，确定目标遮光罩的曝光区域的尺寸，包括：先构建多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域所形成的对准标志的第一排布单元，然后检测第一排布单元中的对准标志是否满足工艺设计要求，若不满足，对多个晶圆中的任一晶圆所对应的遮光罩中的曝光区域进行切割，并构建第二排布单元，直至第二排布单元中的对准标志满足工艺设计要求，再将切割后的任一晶圆所对应的遮光罩中的曝光区域的尺寸作为目标遮光罩的曝光区域的尺寸。

其中，构建多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域所形成的对准标志的第一排布单元，包括：基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸，计算多个晶圆对应的最小公倍数，然后基于多个晶圆对应的最小公倍数，构建第一排布单元。

例如，晶圆分别为曝光区域的尺寸为4x6的DRAM晶圆(存储器晶圆)，和曝光区域的尺寸为5x8的ASIC晶圆(专用集成电路晶圆)，若要实现DRAM晶圆和ASIC晶圆的键合，首先需要设计目标遮光罩的曝光区域的尺寸。

如图5所示，粗线条构成的矩形单元代表5x8的ASIC晶圆，细线条构成的矩形单元代表4x6的DRAM晶圆，+代表align mark。align mark在DRAM晶圆上依次铺开，用ASIC 5x8的视角来观察，这个横4竖3个ASIC die穷举了align mark在ASIC photo shot view上的排布。我们想得到一个5x8尺寸的3DIC(three dimensional integrated circuit，三维集成电路)die，由于ASIC photo shot size为5x8，自然3DIC photo shot size优先设定为5x8。

通过align mark的排布发现，如图5所示，在这个排布单元(即第一排布单元)当中只有一个shot中align mark与其对应，在一张wafer上无法找到16个align mark与其对应，无法满足异质集成工艺基本规则。根据本条规则，“每个photo shot中，能识别且仅能识别一个相应工艺流程要求的alignmark，即增加align mark识别的数目，只能增加photo shot的数量。

根据3DIC芯片的架构和物理结构特点，芯片上下部分具有设计可重复性和物理位置可重复性的特点。对3DIC photo shot进行切割，即将3DIC photo shot size从5x8改为5x4，图5中横4竖3的排布单元(即第二排布单元)中就有两个align mark能够对应。在整张wafer上就能够找到16个align mark，圆环区域内10个align mark，完全满足异质集成工艺基本规则。

设计完目标遮光罩的曝光区域的尺寸后，则可通过目标遮光罩对多个晶圆进行检测，以实现三维异质集成芯片架构制作。

通过目标遮光罩对多个晶圆进行检测，主要是通过预设方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，识别目标遮光罩和多个遮光罩中的标识。其中，多个晶圆与多个遮光罩一一对应，预设方式包括叠层方式和扫描方式，标识包括对准标志和测试键。

本申请可分别通过叠层方式和扫描方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，以识别目标遮光罩和多个遮光罩中的对准标志。

在一实施方式中，通过叠层方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，以识别目标遮光罩和多个遮光罩中的对准标志，主要是通过层叠方式将目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

设晶圆分别为曝光区域的尺寸为4x6的DRAM晶圆(存储器晶圆)、曝光区域的尺寸为5x8的ASIC晶圆(专用集成电路晶圆)，目标遮光罩的曝光区域的尺寸为5x4。

图6-8分别为DRAM晶圆对应的遮光罩、ASIC晶圆对应的遮光罩以及目标遮光罩，各个遮光罩中的“+”代表对准标志。通过将图6-8所示的三个遮光罩通过叠层的方式叠加在一起，来识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

在另一实施方式中，通过扫描方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，以识别目标遮光罩和多个遮光罩中的对准标志，需要先获取目标遮光罩对应的目标曝光区域，然后针对多个晶圆中的每个晶圆，通过扫描方式将目标曝光区域和每个晶圆对应的遮光罩中的曝光区域对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

基于上述实施例，可从图8所示的目标遮光罩获取如图9所示的任一目标曝光区域，然后将此目标曝光区域通过扫描的方式分别在DRAM晶圆对应的遮光罩、ASIC晶圆对应的遮光罩进行扫描。当目标曝光区域在DRAM晶圆对应的遮光罩上扫描时，只需将目标曝光区域与DRAM晶圆对应的遮光罩中的每个曝光区域进行依次对齐，以识别目标遮光罩和DRAM晶圆对应的遮光罩中的对准标志。目标曝光区域在ASIC晶圆对应的遮光罩上扫描与上述类似，此处不再赘述。

本申请还可分别通过叠层方式和扫描方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，以识别目标遮光罩和多个遮光罩中的测试键。

在一实施方式中，通过叠层方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，以识别目标遮光罩和多个遮光罩中的测试键，主要是通过层叠方式将目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的测试键。

设晶圆分别为曝光区域的尺寸为4x6的DRAM晶圆(存储器晶圆)、曝光区域的尺寸为5x8的ASIC晶圆(专用集成电路晶圆)，目标遮光罩的曝光区域的尺寸设置为5x4。图10-12分别为DRAM晶圆对应的遮光罩、ASIC晶圆对应的遮光罩以及目标遮光罩，其中，DRAM晶圆对应的遮光罩中的每个曝光区域都包括测试键a、b和c，ASIC晶圆对应的遮光罩中的每个曝光区域都包括测试键a、b、c、d、e和f，目标遮光罩中的每个曝光区域都包括测试键a、b和c，各个遮光罩中的“-”代表测试键。通过将图10-12所示的三个遮光罩通过叠层的方式叠加在一起，来识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的测试键。

在异质集成芯片的实际生产过程中，也需要识别测试键，其采用的方式如下：通过扫描方式将目标遮光罩和多个晶圆对齐，识别目标遮光罩和多个晶圆中的测试键，需要先获取目标遮光罩对应的目标曝光区域，然后针对多个晶圆中的每个晶圆，通过扫描方式将目标曝光区域和每个晶圆对应的遮光罩中的曝光区域对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的测试键。

基于上述实施例，可从图12所示的目标遮光罩获取如图13所示的任一目标曝光区域，然后将此目标曝光区域通过扫描的方式分别在DRAM晶圆对应的遮光罩、ASIC晶圆对应的遮光罩进行扫描。当目标曝光区域在DRAM晶圆对应的遮光罩上扫描时，只需将目标曝光区域与DRAM晶圆对应的遮光罩中的每个曝光区域进行依次对齐，以识别目标遮光罩和DRAM晶圆对应的遮光罩中的测试键。目标曝光区域在ASIC晶圆对应的遮光罩上扫描与上述类似，此处不再赘述。

步骤S203：若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。

当通过目标遮光罩对多个晶圆中的各个晶圆所对应的遮光罩中的对准标志进行识别后，需要判断目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量以及位置是否满足第一预设条件。

其中，第一预设条件主要包括四个条件，具体如下：

第一，目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量满足第一预设阈值，其中，第一预设阈值可根据需求设定，此处不作具体限定。

例如，第一预设阈值为16，当如图9所示的目标曝光区域在如图6所示的DRAM晶圆对应的遮光罩上扫描时，目标曝光区域与DRAM晶圆对应的遮光罩中的每个曝光区域进行依次对齐后，在DRAM晶圆对应的遮光罩中可识别出16个对准标志与目标曝光区域中的对准标志对齐。

第二，在预设范围内目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量满足第二预设阈值，其中，第二预设阈值可根据需求设定，此处不作具体限定。

如图14所示，设预设范围为以60mm和150mm为半径的两个圆环中的范围内，当多个晶圆叠层在一起的时候，在以60mm和150mm为半径的两个圆环中的范围内可以识别出10个完整的对准标志。

第三，针对目标工艺目标遮光罩对应的目标曝光区域中的对准标志与每个晶圆所对应的遮光罩中的曝光区域中的对准标志的数量满足第三预设阈值，其中，第三预设阈值可根据需求设定，此处不作具体限定。

例如，目标工艺为晶圆堆叠的工艺，其主要包括三个步骤：长柱子(HB viaformation)、键合(bonding)以及出焊盘(pad out)。在执行长柱子时，若如图9所示的目标曝光区域在如图6所示的DRAM晶圆对应的遮光罩上扫描时，目标曝光区域与DRAM晶圆对应的遮光罩中的每个曝光区域进行依次对齐后，每次对齐时在DRAM晶圆对应的遮光罩中的每个曝光区域只能识别一个对准标志。

第四，针对目标工艺目标遮光罩对应的目标曝光区域中的对准标志与每个晶圆所对应的遮光罩中的曝光区域中的对准标志的位置一致，将多个晶圆进行键合，形成三维异质集成芯片架构。

例如，如图15所示，左侧为5x8的曝光区域，将5x8的曝光区域划分为两个5x4的目标曝光区域，每个5x4的目标曝光区域作为一个HB shot。右侧为DRAM晶圆所对应的遮光罩的4x6的曝光区域。当将目标曝光区域与DRAM晶圆所对应的遮光罩中的曝光区域对齐时，通过虚线框中的对准标志可知，目标曝光区域中的对准标志与DRAM晶圆所对应的遮光罩中的曝光区域中的对准标志的位置一致。当通过目标遮光罩对多个晶圆中的各个晶圆所对应的遮光罩中的测试键进行识别后，还需要判断目标遮光罩中的测试键与每个晶圆所对应的遮光罩中的测试键的数量是否满足第四预设阈值。

具体的，针对多个晶圆中的每个晶圆，若目标遮光罩中的测试键与每个晶圆所对应的遮光罩中的测试键的数量满足第四预设阈值，将多个晶圆进行键合，形成三维异质集成芯片架构。

如图16所示，设第四预设阈值为13，当将目标遮光罩与每个晶圆所对应的遮光罩叠在一起时，可识别出的测试键的数量达到13个测试键即可，如图16所示测试键采用星型标志表示。

当目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量以及位置是否满足第一预设条件的同时，目标遮光罩中的测试键与每个晶圆所对应的遮光罩中的测试键的数量是否满足第四预设阈值，则说明多个晶圆可以键合，以形成三维异质集成芯片架构。

本申请提供了一种三维异质集成芯片架构制作方法，包括：先构建目标遮光罩，然后通过目标遮光罩对多个晶圆进行检测，其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同，若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。本发明通过构建目标遮光罩来对曝光区域的尺寸不同的各个晶圆进行检测，当各个晶圆满足预设条件，则将各个晶圆进行键合，以实现三维异质集成芯片架构，无需对需要键合的晶圆进行设计，直接可适用于曝光区域的尺寸不同的各个晶圆的键合，提高了三维异质集成芯片架构制作的效率，降低人工成本。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

以下为本发明的装置实施例，对于其中未详尽描述的细节，可以参考上述对应的方法实施例。

图17示出了本发明实施例提供的一种三维异质集成芯片架构制作装置的结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分，一种三维异质集成芯片架构制作装置包括构建模块1701、检测模块1702和键合模块1703，具体如下：

构建模块1701，用于构建目标遮光罩；

检测模块1702，用于通过目标遮光罩对多个晶圆进行检测，其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同；

键合模块1703，用于若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。

在一些实现方式中，构建模块1701之后，还包括曝光尺寸确定模块，曝光尺寸确定模块用于基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域，确定目标遮光罩的曝光区域的尺寸。

在一些实现方式中，曝光尺寸确定模块还用于构建多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域所形成的对准标志的第一排布单元；

检测第一排布单元中的对准标志是否满足工艺设计要求；

若不满足，对多个晶圆中的任一晶圆所对应的遮光罩中的曝光区域进行切割，并构建第二排布单元，直至第二排布单元中的对准标志满足工艺设计要求；

将切割后的任一晶圆所对应的遮光罩中的曝光区域的尺寸作为目标遮光罩的曝光区域的尺寸。

在一些实现方式中，曝光尺寸确定模块还用于基于多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸，计算多个晶圆对应的最小公倍数；

基于多个晶圆对应的最小公倍数，构建第一排布单元。

在一些实现方式中，检测模块1702还用于通过预设方式将目标遮光罩和多个晶圆对应的多个遮光罩对齐，识别目标遮光罩和多个遮光罩中的标识，其中，多个晶圆与多个遮光罩一一对应。

在一些实现方式中，预设方式包括层叠方式，标识包括对准标志；

检测模块1702还用于通过层叠方式将目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

在一些实现方式中，预设方式包括扫描方式，标识包括对准标志；

检测模块1702还用于获取目标遮光罩对应的目标曝光区域；

针对多个晶圆中的每个晶圆，通过扫描方式将目标曝光区域和每个晶圆对应的遮光罩中的曝光区域对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的对准标志。

在一些实现方式中，预设方式包括层叠方式，标识包括测试键；

检测模块1702还用于通过层叠方式将目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩对齐，识别目标遮光罩和多个晶圆中的每个晶圆所对应的遮光罩中的测试键。

在一些实现方式中，键合模块1703还用于针对多个晶圆中的每个晶圆，若目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量以及位置满足第一预设条件，以及若目标遮光罩中的测试键与每个晶圆所对应的遮光罩中的测试键的数量满足第四预设阈值，将多个晶圆进行键合，形成三维异质集成芯片架构。

在一些实现方式中，键合模块1703还用于若目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量满足第一预设阈值，

在预设范围内目标遮光罩中的对准标志与每个晶圆所对应的遮光罩中的对准标志的数量满足第二预设阈值，

针对目标工艺目标遮光罩对应的目标曝光区域中的对准标志与每个晶圆所对应的遮光罩中的曝光区域中的对准标志的数量满足第三预设阈值，

以及针对目标工艺目标遮光罩对应的目标曝光区域中的对准标志与每个晶圆所对应的遮光罩中的曝光区域中的对准标志的位置一致。

本申请提供了一种三维异质集成芯片架构制作装置，可用于构建目标遮光罩，通过目标遮光罩对多个晶圆进行检测，其中，多个晶圆中的各个晶圆所对应的遮光罩中的曝光区域的尺寸不同，若目标遮光罩和多个晶圆中的各个晶圆所对应的遮光罩满足预设条件，将多个晶圆进行键合，形成三维异质集成芯片架构。本发明通过构建目标遮光罩来对曝光区域的尺寸不同的各个晶圆进行检测，当各个晶圆满足预设条件，则将各个晶圆进行键合，以实现三维异质集成芯片架构，无需对需要键合的晶圆进行设计，直接可适用于曝光区域的尺寸不同的各个晶圆的键合，提高了三维异质集成芯片架构制作的效率，降低人工成本。

18是本发明实施例提供的芯片的示意图。如图18所示，该实施例的终端18包括：处理器1801、存储器1802以及存储在存储器1802中并可在处理器1801上运行的计算机程序1803。处理器1801执行计算机程序1803时实现上述各个三维异质集成芯片架构制作方法实施例中的步骤，例如图2所示的步骤201至步骤203。或者，处理器1801执行计算机程序1803时实现上述各个三维异质集成芯片架构制作装置实施例中各模块/单元的功能，例如图17所示模块/单元1701至1703的功能。

本发明还提供一种可读存储介质，可读存储介质中存储有计算机程序，计算机程序被处理器执行时用于实现上述的各种实施方式提供的三维异质集成芯片架构制作方法。

其中，可读存储介质可以是计算机存储介质，也可以是通信介质。通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。计算机存储介质可以是通用或专用计算机能够存取的任何可用介质。例如，可读存储介质耦合至处理器，从而使处理器能够从该可读存储介质读取信息，且可向该可读存储介质写入信息。当然，可读存储介质也可以是处理器的组成部分。处理器和可读存储介质可以位于专用集成电路(ApplicationSpecific Integrated Circuits，简称：ASIC)中。另外，该ASIC可以位于用户设备中。当然，处理器和可读存储介质也可以作为分立组件存在于通信设备中。可读存储介质可以是只读存储器(ROM)、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光数据存储设备等。

本发明还提供一种程序产品，该程序产品包括执行指令，该执行指令存储在可读存储介质中。设备的至少一个处理器可以从可读存储介质读取该执行指令，至少一个处理器执行该执行指令使得设备实施上述的各种实施方式提供的三维异质集成芯片架构制作方法。

在上述设备的实施例中，应理解，处理器可以是中央处理单元(英文：CentralProcessing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：DigitalSignal Processor，简称：DSP)、专用集成电路(英文：Application Specific IntegratedCircuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。