半导体结构及其制备方法

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

随着半导体结构向集成化的方向发展，使得半导体结构的尺寸越来越小，例如在动态随机存储器(Dynamic random access memory，简称DRAM)的制备工艺中，利用垂直的全环绕栅极晶体管(Gate-All-Around，简称GAA)作为选择晶体管(access transistor)时，其占据的面积可以达到4F

但是，相关技术中半导体结构的驱动能耗较高，进而降低半导体结构的性能。

发明内容

鉴于上述问题，本公开实施例提供一种半导体结构及其制备方法，用于增加晶体管的栅极通道的宽度，降低半导体结构的驱动能耗，进而提高半导体结构的性能。

本公开实施例的第一方面提供一种半导体结构的制备方法，其包括：

提供基底；

在所述基底内形成间隔设置的多个有源柱以及用于分隔多个所述有源柱的隔离层；

在所述有源柱和所述隔离层内形成沿第一方向延伸的多条字线沟槽，每条所述字线沟槽用于连通位于同一第一方向上的多个所述有源柱，且每条所述字线沟槽包括沿第二方向间隔设置的第一字线沟槽和第二字线沟槽；

在所述第一字线沟槽内形成第一字线，以及在所述第二字线沟槽内形成第二字线，在第二方向上，所述第一字线相对的表面均与所述有源柱形成第一栅极通道，所述第二字线相对的表面与所述有源柱形成第二栅极通道，所述第一栅极通道沿所述第一方向的宽度和所述第二栅极通道沿所述第一方向的宽度之和大于所述有源柱的周长，所述第一方向与所述第二方向相交。

在一些实施例中，以平行于所述基底的截面为横截面，所述有源柱的横截面形状为圆形；

所述第一字线和所述第二字线相对于所述有源柱的中心对称设置，其中，所述第一字线与所述有源柱的交点和所述有源柱的圆心连线，与所述第一方向的夹角大于0°且小于等于30°。

在一些实施例中，所述字线沟槽的槽底高于所述有源柱的底部。

在一些实施例中，在所述基底内形成间隔设置的有源柱以及用于分隔多个所述有源柱的隔离层的步骤，包括：

在所述基底内形成沿所述第一方向间隔设置的多个第一沟槽，每个所述第一沟槽沿第二方向延伸，所述第一沟槽将所述基底分隔为多个条状体；

在所述第一沟槽内形成第一初始隔离层，所述第一初始隔离层填充满所述第一沟槽，并覆盖在所述条状体上；

去除部分所述第一初始隔离层和所述条状体，形成沿第二方向间隔设置的多个第二沟槽，每个所述第二沟槽沿第一方向延伸，其中，所述第二沟槽的深度小于所述第一沟槽的深度，多个第二沟槽将所述条状体分隔为多个有源柱；被保留下来的所述第一初始隔离层形成第一隔离层；

在所述第二沟槽内形成第二隔离层，所述第二隔离层和所述第一隔离层形成隔离层。

在一些实施例中，去除部分所述第一初始隔离层和所述条状体，形成沿第一方向延伸的第二沟槽的步骤之后，在所述第二沟槽内形成第二隔离层的步骤之前，所述制备方法包括：

在所述第二沟槽的侧壁上形成保护层，所述保护层围成的区域暴露出所述第二沟槽的底壁，其中，所述保护层与位于所述有源柱的顶面上的第一隔离层连接；

对暴露在所述第二沟槽内的基底进行硅化处理，以在相邻的所述第二沟槽之间的所述基底内形成位线，所述位线沿第二方向延伸，且与所述有源柱的源极区或者漏极区连接。

在一些实施例中，在所述第一字线沟槽内形成第一字线的步骤包括：

形成初始栅氧化层，所述初始栅氧化层覆盖所述第一字线沟槽的内壁和所述第二字线沟槽的内壁上；

形成第一导电层，所述第一导电层填充满所述初始栅氧化层所围成的区域；

去除部分厚度的第一导电层，保留在所述第一字线沟槽内的第一导电层形成第一字线，保留在所述第二字线沟槽内的第一导电层形成第二字线。

在一些实施例中，去除部分厚度的第一导电层的步骤之后，所述制备方法还包括：

形成第一绝缘层，所述第一绝缘层覆盖在所述第一字线和所述第二字线的顶面，并与所述初始栅氧化层连接；

去除位于所述第一字线沟槽和所述第二字线沟槽的侧壁上的部分所述初始栅氧化层，并形成填充区，其中，保留在所述第一字线沟槽的侧壁和所述第二字线沟槽的侧壁上的所述初始栅氧化层形成栅氧化层，所述栅氧化层的顶面与所述第一绝缘层的顶面平齐。

在一些实施例中，所述制备方法还包括：

形成第二绝缘层，所述第二绝缘层填充满所述填充区，并与所述隔离层连接，所述第二绝缘层和所述隔离层用于实现多个有源柱之间的电性绝缘。

在一些实施例中，在所述第二字线沟槽内形成第二绝缘层的步骤之后，所述制备方法还包括：

形成电容接触结构，所述电容接触结构的部分位于所述第一绝缘层与所述有源柱围成的区域内，且所述电容接触结构与所述有源柱的源极区或者漏极区连接，所述电容接触结构与所述有源柱的连接端，和位线与所述有源柱的连接端不为同一端。

在一些实施例中，形成电容接触结构的步骤包括：

在所述第一绝缘层与所述有源柱围成的区域内形成连接垫，所述连接垫的顶面与所述有源柱的顶面平齐；

在所述隔离层上形成第三绝缘层，所述第三绝缘层内形成有接触孔；

在所述接触孔内形成导电插塞，所述导电插塞和所述连接垫形成电容接触结构。

在一些实施例中，在所述接触孔内形成导电插塞的步骤包括：

在所述接触孔的底部形成第二导电层；

在所述第二导电层上和所述接触孔的侧壁上形成层叠设置的阻挡层和第三导电层，所述第三导电层的填充满所述阻挡层围成的区域。

本公开实施例的第二方面提供一种半导体结构，其包括：

基底；

多个有源柱，多个所述有源柱间隔设置在所述基底上；

隔离层，所述隔离层设置在多个所述有源柱之间，用于隔离多个有源柱；

沿第二方向间隔设置的多条字线，每条所述字线的部分镶嵌在所述有源柱内，并连通位于同一第一方向上的多个所述有源柱，每条所述字线均包括沿第一方向延伸且间隔设置的第一字线和第二字线，所述第一字线与所述有源柱之间形成第一栅极通道，所述第二字线与所述有源柱之间形成第二栅极通道，所述第一栅极通道沿所述第一方向的宽度和所述第二栅极通道沿所述第一方向的宽度之和大于所述有源柱的周长，所述第一方向与所述第二方向相交。

在一些实施例中，所述有源柱包括沟道区以及位于所述沟道区两侧的源极区和漏极区，所述第一字线和所述第二字线均与至少部分所述沟道区相对；

所述半导体结构还包括位线，所述位线位于所述基底内，并沿第二方向延伸，所述位线与所述源极区和漏极区中之一连接。

在一些实施例中，所述半导体结构还包括电容接触结构，所述电容接触结构与所述源极区和漏极区中另外一个连接。

在一些实施例中，所述电容接触结构包括连接垫和导电插塞，所述连接垫位于字线的上方并镶嵌在所述有源柱内，所述导电插塞设置在所述连接垫上，并与所述连接垫电接触。

本公开实施例所提供的半导体结构及其制备方法中，第一字线和第二字线沿第一方向贯穿有源柱，在第二方向上，第一字线相对的表面均与有源柱形成第一栅极通道，第二字线相对的表面均与有源柱形成第二栅极通道，如此，可以增加栅极通道的个数，使得第一栅极通道沿第一方向的宽度和第二栅极通道沿第一方向的宽度之和大于有源柱的周长，进而增加了栅极通道的宽度，降低晶体管的功耗，提高了半导体结构的性能。

除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的有源柱和字线的结构示意图；

图2为本公开实施例提供的半导体结构的制备方法的工艺流程图；

图3为本公开实施例提供的半导体结构的制备方法中形成第一沟槽的立体图；

图4为本公开实施例提供的半导体结构的制备方法中形成第一隔离层的立体图；

图5为本公开实施例提供的半导体结构的制备方法中形成第二沟槽的立体图；

图6为本公开实施例提供的有源柱的示意图一；

图7为本公开实施例提供的有源柱的示意图二；

图8为沿图7中A-A方向的剖视图；

图9为本公开实施例提供的半导体结构的制备方法中形成保护层的示意图；

图10为图9中A-A方向上的剖视图；

图11为本公开实施例提供的半导体结构的制备方法中形成位线的示意图；

图12为图11中A-A方向上的剖视图；

图13为本公开实施例提供的半导体结构的制备方法中形成第二隔离层的示意图；

图14为图13中A-A方向上的剖视图；

图15为本公开实施例提供的半导体结构的制备方法中形成字线沟槽的示意图；

图16为图15中A-A方向上的剖视图；

图17为本公开实施例提供的半导体结构的制备方法中形成初始栅氧化层的示意图；

图18为图17中A-A方向上的剖视图；

图19为本公开实施例提供的半导体结构的制备方法中形成第一导电层的示意图；

图20为图19中A-A方向上的剖视图；

图21为本公开实施例提供的半导体结构的制备方法中形成第一字线和第二字线的示意图；

图22为图21中A-A方向上的剖视图；

图23为本公开实施例提供的有源柱、第一字线和第二字线的示意图；

图24为本公开实施例提供的半导体结构的制备方法中形成第一绝缘层的示意图；

图25为图24中A-A方向上的剖视图；

图26为本公开实施例提供的半导体结构的制备方法中形成第一掩膜层的示意图；

图27为图26中A-A方向上的剖视图；

图28为本公开实施例提供的半导体结构的制备方法中图形化第一掩膜层的示意图；

图29为图28中A-A方向上的剖视图；

图30为本公开实施例提供的半导体结构的制备方法中形成栅氧化层的示意图；

图31为图30中A-A方向上的剖视图；

图32为图30中B-B方向上的剖视图；

图33为本公开实施例提供的半导体结构的制备方法中去除第一掩膜层的示意图；

图34为图33中A-A方向上的剖视图；

图35为图33中B-B方向上的剖视图；

图36为本公开实施例提供的半导体结构的制备方法中形成第二掩膜层的示意图；

图37为图36中A-A方向上的剖视图；

图38为本公开实施例提供的半导体结构的制备方法中形成第二绝缘层后在B-B方向上的剖视图；

图39为本公开实施例提供的半导体结构的制备方法中形成多晶硅层的示意图；

图40为图39中A-A方向上的剖视图；

图41为本公开实施例提供的半导体结构的制备方法中形成连接垫的示意图；

图42为图41中A-A方向上的剖视图；

图43为本公开实施例提供的半导体结构的制备方法中形成第三绝缘层的示意图；

图44为图43中A-A方向上的剖视图；

图45为本公开实施例提供的半导体结构的制备方法中形成第二导电层的示意图；

图46为图45中A-A方向上的剖视图；

图47为本公开实施例提供的半导体结构的制备方法中形成初始阻挡层和第三初始导电层的示意图；

图48为图47中在A-A方向上的剖视图；

图49为本公开实施例提供的半导体结构的制备方法中形成导电插塞的示意图；

图50为图49中A-A方向上的剖视图。

具体实施方式

正如背景技术所述，相关技术中的半导体结构存在驱动功耗高的问题，经发明人研究发现，出现这种问题的原因在于，请参考附图1，相关技术中垂直的全环绕栅极晶体管(Gate-All-Around，简称GAA)通常包括圆柱形的有源柱1以及环绕在部分有源柱1的字线2，字线2与有源柱1交接的部分构成栅极，栅极与有源柱之间形成圆环形的栅极通道，且栅极通道的宽度＝2πr＝6.28r，随着半导体结构尺寸越来越来小，有源柱的半径r越来越小，致使栅极通道的宽度变小，进而增大了半导体结构的驱动功耗，降低了半导体结构的性能。

针对上述技术问题，本公开实施例提供了一种半导体结构及其制备方法，第一字线和第二字线沿第一方向贯穿有源柱，在第二方向上，第一字线相对的表面均与有源柱形成第一栅极通道，第二字线相对的表面均与有源柱形成第二栅极通道，如此，可以增加栅极通道的个数，使得第一栅极通道沿第一方向的宽度和第二栅极通道沿第一方向的宽度之和大于有源柱的周长，进而增加了栅极通道的宽度，降低了晶体管的功耗，提高了半导体结构的性能。

为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

请参考附图2，本发明实施例提供的一种半导体结构的制备方法，包括如下的步骤：

步骤S100：提供基底。

基底10可以由半导体材料制成，半导体材料可以为硅、锗、锗化硅、碳化硅、绝缘体上硅(Silicon on Insulator，简称SOI)或绝缘体上锗(Germanium on Insulator，简称GOI)中的一种或者多种。

步骤S200：在基底内形成间隔设置的多个有源柱以及用于分隔多个有源柱的隔离层。

在一种可能的实施方式中，请参考附图3，步骤S210：在基底内形成沿第二方向延伸的第一沟槽，第一沟槽将基底分隔为多个条形的条状体，第二方向与第一方向相交。

在此步骤中，可以通过干法刻蚀或者湿法刻蚀去除部分厚度的基底10，以在基底10内形成第一沟槽11，第一沟槽11槽底位于基底10内。

示例性的，通过自对准双图形化(Self-Aligned Double Patterning，简称SADP)工艺或者自对准四重图形化(Self-Aligned Quadruple Patterning，简称SAQP)工艺形成上述多个第一沟槽11，以增大第一沟槽11的密度，保证第一沟槽11的深宽比。

多个第一沟槽11沿第一方向间隔设置，且沿第二方向延伸，以将基底10分隔成多个条状体20，多个条状体20沿第一方向间隔设置，且沿第二方向延伸。其中，第一方向和第二方向相交，例如，第一方向与第二方向相互垂直。以附图3所示的方位为例，第一方向为附图3中的X方向，第二方向为附图3中的Y方向。

步骤S220：在第一沟槽内形成第一初始隔离层，第一初始隔离层填充满第一沟槽，并覆盖在条状体上。

示例性地，请参考附图4，通过化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(AtomicLayer Deposition，简称ALD)等工艺，在第一沟槽11内形成第一初始隔离层31。第一初始隔离层31填充满第一沟槽11，并覆盖在条状体20的顶面上，以利用第一初始隔离层31实现多个条状体20之间的电性绝缘。其中，第一初始隔离层31的材质包括氧化硅，但不仅限于此。

需要说明的是，在沉积形成第一初始隔离层31之后，可以再通过化学机械研磨(Chemical Mechanical Polishing，简称CMP)等工艺对第一初始隔离层31的顶面进行平坦化处理，以使得第一初始隔离层31的顶面为平坦面，便于后续在第一初始隔离层31的顶面上形成其他的膜层，例如，形成掩膜层。

步骤S230：去除部分第一初始隔离层和条状体，形成沿第二方向间隔设置的多个第二沟槽，每个第二沟槽沿第一方向延伸，其中，第二沟槽的深度小于第一沟槽的深度，多个第二沟槽将条状体分隔为多个有源柱；被保留下来的第一初始隔离层形成第一隔离层。

示例性地，请参考附图5至附图8，第二沟槽12沿第一方向延伸，以将分隔成多个有源柱40的第二沟槽12的深度小于第一沟槽11的深度，使得第二沟槽12并未沿垂直于基底10的方向贯穿条状体20，即，第二沟槽12的深度小于条状体20的高度。如此，使得位于同一第二方向上的有源柱40的底部连接在一起，以便于后续在将位于同一第二方向上的有源柱的底部连接在一起的区域内形成位线，进而可以使得后续形成多个有源柱40的源极区或者漏极区的电压相同，保证了半导体结构的临界电压稳定性，进而可以降低浮体效应。

为了方便描述第二沟槽12的形状以及设置位置，不妨对第二沟槽12做进一步地细化，例如，第二沟槽12包括多段第一子沟槽121和多段第二子沟槽122，多段第一子沟槽121和多段第二子沟槽122交替且依次连通，其中，第一子沟槽121由去除部分的条状体20后形成的，第二子沟槽122由去除部分第一初始隔离层31后形成的，如此，可以将被保留下来的第一初始隔离层记为第一隔离层32。

在实施例中，有源柱40的形状可以有多种选择。例如，请参考附图6，以平行于基底10的截面为横截面，有源柱40的横截面形状为长方形，如此，可以方便有源柱40的制作，降低半导体结构的制备难度。

此时，长方形的有源柱40的长边与第一方向X相互平行，如此，能够保证达到增加后续形成的栅极通道的长度的目的。

又例如，有源柱40的截面形状可以为圆形。其可以通过掩膜层的图案直接形成圆柱形的有源柱40，也可以有其他的方式。

示例性地，可以先形成横截面形状为长方形的有源柱。之后，请参考附图7和附图8，可以对长方形的有源柱40进行预处理。其中，预设处理包括氧化工艺处理。通过氧化工艺处理使得有源柱40的棱角钝化，从而使得有源柱40硅柱的横截面形状由长方形转变为圆形。如此，在本实施例中，通过氧化工艺处理，使有源柱40的棱角钝化，可以提高后续有源柱40的附着能力，以便于后续形成的功能层比如介质层、字线、位线等与有源柱40进行良好的连接等，进而提高半导体结构的性能和良率。此外，还可以增加后续形成栅极通道的宽度。

需要说明的是，氧化工艺处理包括热氧化工艺处理或水蒸气氧化工艺处理。其中，在氧化工艺处理中，暴露在外界的有源柱40会被热氧化或者水蒸气氧化，使得有源柱40的表面形成一层氧化物层，比如氧化硅。而后可以通过刻蚀去除该氧化物层，从而去除部分有源柱40，使得有源柱40棱角钝化。

此外，在形成第一隔离层32之后，可以利用等离子注入或者等离子掺杂的技术对有源柱40的底部进行掺杂，使得有源柱40的底部形成源极区或者漏极区。其中，掺杂离子的类型可以为N型离子或者P型离子。

步骤S240：在第二沟槽内形成第二隔离层，第二隔离层和第一隔离层形成隔离层。

请参考附图9和附图10，在此步骤之前，半导体结构的制备方法还包括如下的步骤：利用原子层沉积工艺在第二沟槽12的侧壁上形成保护层50，保护层50围成的区域暴露出第二沟槽12的底部，其中，保护层50与位于有源柱40的顶面上的第一隔离层32连接。其中，保护层50的材质包括氧化硅，但不仅限于此。

请参考附图11和附图12，对暴露在第二沟槽12内的基底10进行硅化处理，以在相邻的第二沟槽12之间的基底10内形成位线60，位线60沿第二方向Y延伸，且与有源柱40的源极区或者漏极区连接。

例如，通过离子注入的工艺向由保护层50围成的区域内通入钴，使得钴在一定条件下，与基底10内的硅发生反应，以形成硅化钴层，该硅化钴层构成位线60。

在本实施例中，通过保护层50和第一隔离层32的设置，用于对有源柱40的顶面和侧面进行防护，防止在形成位线60时对有源柱40造成损伤，提高了半导体结构的性能。

待形成位线60之后，请参考附图13和附图14，可以利用化学气相沉积工艺或者物理气相沉积工艺，向第二沟槽12沉积绝缘材料。绝缘材料填充满第二沟槽12，以形成第二隔离层33，第二隔离层33和第一隔离层32形成隔离层30。其中，第二隔离层33的材质包括氮化硅，但不仅限与此。

本实施例中，利用隔离层30以及保护层50实现任意有源柱40之间电性绝缘，保证了半导体结构的良率。此外，第一隔离层32还可以作为位线60隔离结构，实现相邻位线60之间的绝缘设置。

步骤S300：在有源柱和隔离层内形成沿第一方向延伸的多条字线沟槽，每条字线沟槽用于连通位于同一第一方向上的多个有源柱，且每条字线沟槽包括沿第二方向间隔设置的第一字线沟槽和第二字线沟槽。

示例性地，请参考附图15和附图16，可以在隔离层30上形成具有掩膜图案的掩膜层(图中未示出)，以掩膜层为掩膜，刻蚀部分厚度的隔离层30和有源柱40，以形成字线沟槽70，字线沟槽70沿第一方向X延伸。其中，字线沟槽70包括相互平行且间隔设置的第一字线沟槽71和第二字线沟槽72。

其中，字线沟槽70的槽底高于有源柱40的底部，也就是说，字线沟槽70的槽底高于有源柱40的源极区或者漏极区的顶面。如此，可以防止后续形成字线与有源柱40的源极区或者漏极区电连接，进而，可以避免字线和位线60互连，提高了半导体结构的良率。

在本示例中，第一字线沟槽71的宽度和第二字线沟槽72的宽度可以相同，也可以不同。

步骤S400：在第一字线沟槽内形成第一字线，以及在第二字线沟槽内形成第二字线，在第二方向上，第一字线相对的表面均与有源柱形成第一栅极通道，第二字线相对的表面与有源柱形成第二栅极通道，第一栅极通道沿第一方向的宽度和第二栅极通道沿第一方向的宽度之和大于有源柱的周长，第一方向与第二方向相交。

示例性地，请参考附图17和附图18，利用原子层沉积工艺在字线沟槽70的内壁上形成初始栅氧化层81，例如，初始栅氧化层81覆盖第一字线沟槽71的内壁和第二字线沟槽72的内壁上。其中，初始栅氧化层81还可以覆盖隔离层30的顶面上。初始栅氧化层81具有较大的介电常数，例如，氧化铪、硅酸铪氮氧化合物、氧化铝、氧化锆或锆酸铪的一种或多种，如此，可以提高半导体结构的性能。在其他示例性实施例中，也可以通过对暴露于第一字线沟槽和第二沟槽的基底进行氧化处理，形成初始栅氧化层，示例性的，氧化处理工艺包括原位水汽生长(In-situ Stream Generation，简称ISSG)方法、热氧化法。

之后，请参考附图19和附图20，形成第一导电层93，第一导电层93填充满初始栅氧化层81所围成的区域，并覆盖在隔离层30的顶面上。

而后，请参考附图21和附图22，利用干法刻蚀或者湿法刻蚀，去除部分厚度的第一导电层93，即，去除位于隔离层30的顶面上的第一导电层93，以及位于第一字线沟槽71内和第二字线沟槽72内的部分第一导电层93，使得保留在第一字线沟槽71内的第一导电层93形成第一字线91，保留在第二字线沟槽72内的第一导电层93形成第二字线92，第一字线91和第二字线92构成字线90。其中，第一字线91与有源柱40的交点与有源柱40的中心之间的连线与第一方向X之间的夹角的余弦值大于√3/2。

在第一方向上，第一字线91相对的表面均与有源柱40形成第一栅极通道，第二字线92相对的表面与有源柱40形成第二栅极通道，第一栅极通道沿第一方向X的宽度和第二栅极通道沿第一方向X的宽度之和大于有源柱40的周长，如此，增加了栅极通道的宽度，降低了晶体管的功耗，提高了半导体结构的性能。

在一种可能的实施方式中，请参考附图23，以平行于基底10的截面为横截面，有源柱40的横截面形状为圆形。其中，第一字线91和第二字线92相对于有源柱40的中心对称设置。即，第一字线91和第二字线92相对于附图23中的中心线S对称设置。

在第二方向上，第一字线91和第二字线92均具有相对表面。例如，具有相对设置的第一表面94和第二表面95，第一表面94和有源柱40之间具有栅极通道。

第一字线91的第一表面94与有源柱40，以及第一字线91的第二表面95与有源柱40之间形成的栅极通道记为第一栅极通道，第二字线92的第一表面94与有源柱40，以及第二字线92与有源柱40之间形成的栅极通道记为第二栅极通道。

第一字线91与有源柱40的交点和有源柱40的圆心连线，与第一方向的夹角为α，α大于0°，且小于等于30°，根据勾股定理，第一栅极通道在第一方向X上的宽度近似等于4×cosα×r；第二栅极通道在第一方向X上的宽度近似等于4×cosα×r，因此，栅极通道在第一方向X上的宽度为第一栅极通道和第二栅极通道的之和，近似等于8×cosα×r。

例如，第一字线91与有源柱40的交点和有源柱40的圆心连线，与第一方向的夹角为30°，相应地，栅极通道的宽度近似等于

鉴于锐角的余弦值随着角度的减小而增加，因此，本实施例中栅极通道的宽度均大于相关技术中栅极通道的宽度，以达到降低晶体管的功耗，提高半导体结构的性能的目的。

在另一种可能的实施方式中，以平行于基底10的截面为横截面，有源柱40的横截面形状为长方形，且有源柱40的长边与第一方向相互平行，为了方便后续的描述，不妨将有源柱40的长边记为L1，将有源柱40的短边记为L2，如果字线按照相关技术中设置，则栅极通道的宽度等于2L1+2L2。

而本申请中第一栅极通道的宽度和第二栅极通道的宽度均等于2L1，进而，栅极通道的宽度等于4L1，大于相关技术中栅极通道的宽度。

在一种可能实施方式中，在去除部分厚度的第一导电层的步骤之后，半导体结构的制备方法还包括：

请参考附图24和附图25，形成第一绝缘层100，第一绝缘层100覆盖在第一字线91和第二字线92的顶面，并与初始栅氧化层81连接，以实现第一字线91、第二字线92与后续形成半导体器件之间的绝缘设置。其中，第一绝缘层100的材质包括氧化硅，但不仅限于此。

请参考附图26至附图34，去除位于第一字线沟槽71和第二字线沟槽72的侧壁上的部分初始栅氧化层81，保留下来的初始栅氧化层81形成栅氧化层80，栅氧化层80的顶面与第一绝缘层100的顶面平齐。

示例性地，请参考附图26和附图27，在第一绝缘层100上形成第一掩膜层110，第一掩膜层110的顶面高于有源柱40的顶面。其中，第一掩膜层110可以为光刻胶层。

请参考附图28和附图29，图形化第一掩膜层110，以在第一掩膜层110内形成多个掩膜开口111，多个掩膜开口111沿着第二方向Y间隔设置，且每个掩膜开口111沿第一方向X延伸，其中，掩膜开口111暴露出初始栅氧化层81。

请参考附图30至附图31，去除暴露在掩膜开口111内的初始栅氧化层81，保留下来的初始栅氧化层81构成栅氧化层80。

请参考附图32，在去除位于第一字线沟槽71和第二字线沟槽72内的部分初始栅氧化层81的同时，也会去除部分的隔离层30，使得剩余的隔离层30与第一绝缘层100之间围成填充区120。

之后，请参考附图33至附图35，去除第一掩膜层110。

待去除第一掩膜层110之后，请参考附图36至附图38，形成第二绝缘层130，第二绝缘层130与隔离层30连接，第二绝缘层130的顶面与第一隔离层32的顶面平齐，第二绝缘层130和隔离层30用于实现多个有源柱40之间的电性绝缘，即，第二绝缘层130和隔离层30用于实现多个有源柱40的顶部之间的电性绝缘。

示例性地，请参考附图36和附图37，形成具有开口的第二掩膜层140，该开口用于暴露出填充区120，其余的位置被遮挡住。其中，第二掩膜层140可以为光刻胶层。

之后，请参考附图38，通过沉积工艺在填充区120内沉积绝缘材料，并利用化学机械研磨(Chemical Mechanical Polishing，简称CMP)等工艺进行平坦化，以形成第二绝缘层130。其中，第二绝缘层130的顶面与第一隔离层32的顶面平齐，第二绝缘层130的材质包括氧化硅，但不仅限于此。

最后，利用湿法刻蚀去除第二掩膜层。

在一种可能实施方式中，在形成第二绝缘层的步骤之后，半导体结构的制备方法还包括：

请参考附图39至附图48，形成电容接触结构150，电容接触结构150的部分位于第一绝缘层100与有源柱40围成的区域内，且电容接触结构150与有源柱40的源极区或者漏极区连接，电容接触结构150与有源柱40的连接端，和位线60与有源柱40的连接端不为同一端。

示例性地，请参考附图39和附图40，在第一绝缘层100与有源柱40围成的区域内沉积多晶硅层153，多晶硅层153延伸至该区域外，并覆盖在第一隔离层32的顶面上。

之后，请参考附图41和附图42，利用化学机械研磨(Chemical MechanicalPolishing，简称CMP)去除部分多晶硅层153和部分的隔离层30，使得被保留下来的多晶硅层153构成连接垫151，连接垫151的顶面与有源柱40的顶面平齐。

请参考附图43和附图44，在隔离层30上形成第三绝缘层160，第三绝缘层160内形成有接触孔170，接触孔170暴露出有源柱40和连接垫151的顶面。换而言之，可以在第二隔离层33上形成第三绝缘层160。

之后，在接触孔170内形成导电插塞152，导电插塞152和连接垫151形成电容接触结构150，其结构请参考附图47和附图48。

示例性地，请参考附图45和附图46，利用沉积工艺在接触孔170的底部形成第二导电层1521，第二导电层1521的顶面低于第三绝缘层160的顶面，其中，第二导电层1521的材质包括多晶硅。

之后，请参考附图47和附图48，在第二导电层1521上和接触孔170的侧壁上形成层叠设置初始阻挡层1522和第三初始导电层1523，第三初始导电层1523填充满初始阻挡层1522围成的区域。

之后，请参考附图49和附图50，平坦化初始阻挡层1522和第三初始导电层1523，使得保留下来的初始阻挡层1522构成阻挡层1524，保留下来的第三初始导电层1523构成第三导电层1525，使得，第二导电层1521、阻挡层1524和第三导电层1525构成导电插塞152，且导电插塞152的顶面与第三绝缘层160的顶面平齐。

在本实施例中，通过连接垫151的设置，可以便于导电插塞152与有源柱40的顶部电连接，同时也可以提高连接垫151与有源柱40之间接触面积，增加了电容接触结构150与有源柱40电性能，进而提高后续形成的电容器与有源柱40之间的电性能。

此外，导电插塞152包括阻挡层1524，阻挡层1524既具备导电性能，也能防止第三导电层1525中的导电材料向第三绝缘层160中扩散，保证了导电插塞152的导电性能。

请参考附图49和附图50，本公开实施例还提供了一种半导体结构，该半导体结构通过上述实施例中的制备方法制得，其包括基底10、多个有源柱40、隔离层30和多条字线90。

多个有源柱40间隔设置在基底10上；隔离层30设置在多个有源柱40之间，用于隔离多个有源柱40。

多条字线90沿第二方向间隔设置，每条字线90的部分镶嵌在有源柱40内，并连通位于同一第一方向X上的全部有源柱40。其中，每条字线90均包括沿第一方向X延伸且间隔设置的第一字线91和第二字线92，第一字线91与有源柱40之间形成第一栅极通道，第二字线92与有源柱40之间形成第二栅极通道，第一栅极通道沿第一方向X的宽度和所第二栅极通道沿第一方向X的宽度之和大于有源柱40的周长。如此，可以增加了栅极通道的宽度，降低晶体管的功耗，提高了半导体结构的性能。

在一种可能实施方式中，有源柱40包括沟道区41以及位于沟道区两侧的源极区42和漏极区43，第一字线91和第二字线92均与至少部分沟道区41相对，即第一字线91和第二字线92均与沟道区41连接，用于给沟道区41施加电压。

半导体结构还包括位线60，位线60位于基底10内，并沿第二方向延伸，位线60与源极区42和漏极区43中之一连接。

半导体结构还包括电容接触结构150，电容接触结构150与源极区42和漏极区43中另外一个连接。在一示例中，位线60与漏极区43连接，相应地，电容接触结构150与源极区42连接。在另一示例中，位线与源极区连接，相应地，电容接触结构与漏极区连接。

电容接触结构150包括连接垫151和导电插塞152，连接垫151位于字线90的上方并镶嵌在有源柱40内，导电插塞152设置在连接垫151上，并与连接垫151电接触。

在本实施例中，通过连接垫151的设置，可以便于导电插塞152与有源柱40的顶部电连接，同时也可以提高连接垫151与有源柱40之间接触面积，增加了电容接触结构150与有源柱40电性能，进而提高后续形成的电容器与有源柱40之间的电性能。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。