一种半导体器件模组

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件模组。

背景技术

氮化物基半导体器件利用具有不同带隙的两种材料之间的异质结界面来形成量子阱类结构，所述量子阱类结构容纳二维电子气体区，从而满足高功率/频率器件的需求。

尽管如此，依然有一些可靠性问题值得关注。其中，静电泄放(Electro-Staticdischarge，ESD)是生活中常见的现象，对于半导体器件来说，人体或金属上积累的静电荷接触到芯片的引脚，就会在极短的时间内(几十到几百纳秒)产生极大的瞬时电流或电压尖峰足以烧毁器件使器件永久失效。虽然氮化镓异质结器件具有很高的击穿电场，但是其特殊的器件结构，内部本身不存在PN结构辅助泄放电荷能量冲击，因此传统增强型异质结半导体器件通常在器件外部并联防静电支路以提高整体抗ESD冲击能力；但是半导体器件与防静电支路之间需要采取隔离措施，以防止二者之间的干扰。图1是相关技术中提供的一种半导体器件和防静电电路之间的隔离方式的示意图，参考图1，相关技术中，通常采用离子注入N元素的方式将半导体器件区Q1和防静电电路区Q2隔离；但是在高温或者半导体器件施加高电压的情况下，半导体器件区Q1和防静电电路区Q2之间仍然存在较大漏电，导致防静电电路误开启。

发明内容

本发明实施例提供了一种半导体器件模组，以隔绝半导体器件和防静电电路之间的漏电，改善半导体器件正常工作时防静电电路误开启的问题。

本发明实施例提供了一种半导体器件模组，包括：

衬底，包括主器件区和与所述主器件区间隔设置的防静电电路区；

半导体外延层，位于所述衬底的一侧；其中，所述半导体外延层内具有二维电子气的异质结；位于所述主器件区的半导体外延层用于制备主器件晶体管，位于所述防静电电路区的半导体外延层用于制备防静电电路；

隔离结构，位于所述半导体外延层远离所述衬底的一侧；所述隔离结构在所述衬底的垂直投影至少位于所述主器件区与所述防静电电路区之间；其中，所述隔离结构接入预设电压；所述隔离结构用于隔离所述主器件晶体管与所述防静电电路。

可选的，所述隔离结构为环状结构；

所述隔离结构在所述衬底的垂直投影围绕所述主器件区设置，或者，

所述隔离结构在所述衬底的垂直投影围绕所述防静电电路区设置。

可选的，所述半导体外延层包括：

第一氮化物半导体层，位于所述衬底的一侧；

第二氮化物半导体层，位于所述第一氮化物半导体层远离所述衬底的一侧，且具有与所述第一氮化物半导体层不同的带隙；在所述第一氮化物半导体层和所述第二氮化物半导体层之间具有二维电子气的异质结。

可选的，所述隔离结构接入接地电压；所述主器件晶体管还包括：

第一栅极结构，位于所述第二氮化物半导体层远离所述衬底一侧；

第一源极，位于所述第二氮化物半导体层远离所述衬底一侧；

第一漏极，位于所述第二氮化物半导体层远离所述衬底一侧；

其中，所述第一源极和所述第一漏极位于所述栅极结构的相对两侧；所述隔离结构与所述第一源极电连接；所述第一源极接地；所述隔离结构用于隔离所述第一漏极与所述防静电电路，以防止所述第一漏极与所述防静电电路之间产生漏电流。

可选的，所述隔离结构包括：

半导体隔离环；所述半导体隔离环包括层叠设置的第三氮化物半导体层和电极层；所述第三氮化物半导体层位于所述电极层与所述半导体外延层之间，其中，所述第三氮化物半导体层的材料包括p掺杂III-V族氮化物半导体材料；

和/或，欧姆金属隔离环，所述欧姆金属隔离环的材料包括金属材料。

可选的，所述隔离结构包括半导体隔离环时，所述半导体隔离环的数量为多个，多个所述半导体隔离环间隔设置在所述半导体外延层的表面上；

或者，所述隔离结构包括欧姆金属隔离环时，所述欧姆金属隔离环的数量为多个，多个所述欧姆金属隔离环在所述半导体外延层的表面上。

可选的，所述隔离结构包括两个半导体隔离环和一个欧姆金属隔离环；所述欧姆金属隔离环位于两个所述半导体隔离环之间，两个半导体隔离环和一个欧姆金属隔离环用于构成呈三明治结构的隔离结构。

可选的，所述半导体器件还包括：

介质层和公共金属电极，所述介质层位于所述第二氮化物半导体层远离所述衬底的一侧，并覆盖所述隔离结构；所述公共金属电极位于所述介质层远离所述衬底的一侧；所述公共电极通过连接孔与所述半导体隔离环和所述欧姆金属隔离环连接。

可选的，所述防静电电路包括防静电晶体管；所述防静电晶体管包括第二栅极结构、第二源极和第二漏极；

所述第二漏极与所述第一栅极结构电连接；所述第二源极接地；所述隔离结构用于隔离所述第一漏极与所述第二栅极结构。

可选的，所述半导体器件还包括离子注入层，所述离子注入层用于隔离所述主器件晶体管与所述防静电电路；所述离子注入层基于在所述半导体外延层中进行离子注入形成，所述离子注入层在所述衬底上的垂直投影与所述隔离结构在所述衬底上的垂直投影不交叠。

本发明实施例提供了一种半导体器件模组，包括：衬底，包括主器件区和与主器件区间隔设置的防静电电路区；半导体外延层，位于衬底的一侧；其中，半导体外延层内具有二维电子气的异质结；位于主器件区的半导体外延层用于制备主器件晶体管，位于防静电电路区的半导体外延层用于制备防静电电路；隔离结构，位于半导体外延层远离衬底的一侧；隔离结构在衬底的垂直投影至少位于主器件区与防静电电路区之间。本发明实施例提供的技术方案，通过在半导体外延层表面上设置隔离结构，并将隔离结构接入预设电压，可以起到耗尽电子的作用，抑制离子注入区表面漏电，实现隔绝半导体器件和防静电电路之间的漏电，改善了半导体器件正常工作时ESD保护支路误开启的问题。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中提供的一种半导体器件和防静电电路之间的隔离方式的示意图；

图2是本发明实施例提供的一种半导体器件模组的结构俯视图；

图3是图2中沿剖面线AA1的剖面示意图；

图4是本发明实施例提供的一种隔离结构围绕半导体器件区设置的俯视图；

图5是本发明实施例提供的一种隔离结构围绕防静电电路区设置的俯视图；

图6是图2中沿剖面线BB1的剖面示意图；

图7是本发明实施例提供的一种半导体器件模组的等效电路示意图；

图8是本发明实施例提供的一种半导体器件模组制备过程中离子注入时的剖面示意图；

图9是本发明实施例提供的一种隔离结构的剖面示意图；

图10是本发明实施例提供的另一种隔离结构的剖面示意图；

图11是本发明实施例提供的另一种隔离结构的剖面示意图；

图12是采用图11所示的隔离结构围绕防静电电路区的俯视图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施例提供了一种半导体器件模组，图2是本发明实施例提供的一种半导体器件模组的结构俯视图，图3是图2中沿剖面线AA1的剖面示意图，参考图2和图3，半导体器件模组包括：

衬底10，包括主器件区Q1和与主器件区Q1间隔设置的防静电电路区Q2；

半导体外延层20，位于衬底10的一侧；其中，半导体外延层20内具有二维电子气的异质结；位于主器件区Q1的半导体外延层20用于制备主器件晶体管100，位于防静电电路区Q2的半导体外延层20用于制备防静电电路200；

隔离结构30，位于半导体外延层20远离衬底10的一侧；隔离结构30在衬底10的垂直投影至少位于主器件区Q1与防静电电路区Q2之间；其中，隔离结构30接入预设电压；隔离结构30用于隔离主器件晶体管100与防静电电路200。

具体的，衬底10可以是半导体衬底。衬底10的材料可包含但不限于Si、SiGe、SiC、砷化镓、p掺杂Si、n掺杂Si、蓝宝石、绝缘体上半导体(如绝缘体上硅(SOI)或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如，III-V化合物)。在其它实施例中，衬底10的材料可包含具有<111>定向的硅衬底。

在一些实施例中，衬底10可以包含缓冲层，缓冲层可与半导体外延层20接触，缓冲层用于减小衬底10与半导体外延层20之间的晶格和热失配，由此解决归因于失配/差异的缺陷。缓冲层可包含III-V化合物。III-V化合物可包含但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。在一些实施例中，衬底10可进一步包含成核层。成核层可形成于缓冲层下方。成核层用于提供过渡以适应衬底10与缓冲层的III-氮化物层之间的失配/差异。成核层的示例性材料可包含但不限于AlN或其合金中的任一种。

半导体外延层20可以包括第一氮化物半导体层21和第二氮化物半导体层22。第一氮化物半导体层21位于衬底10的一侧，第二氮化物半导体层22位于第一氮化物半导体层21远离衬底10的一侧，且具有与第一氮化物半导体层21不同的带隙。在第一氮化物半导体层21和第二氮化物半导体层22之间具有二维电子气的异质结。第一氮化物半导体层21的材料可包含但不限于氮化物或III-V族化合物，如GaN、AlN、InN、In

设置第一氮化物半导体层21的材料的带隙小于第二氮化物半导体层22的材料的带隙，举例来说，第一氮化物半导体层21可选择为具有大约3.4eV的带隙的GaN层，第二氮化物半导体层22可选择为具有大约4.0eV的带隙的AlGaN层，由此，第一氮化物半导体层21和第二氮化物半导体层22可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱势，使得电子积聚在三角阱中，由此产生邻近于异质结的二维电子气(2DEG)区。因此，氮化物基半导体器件能够包含至少一个基于GaN的高电阻迁移率晶体管(HEMT)。应注意，2DEG区的形成同沟道与势垒层之间的极化效应的程度正相关。

其中，衬底10包括主器件区Q1和与主器件区Q1间隔设置的防静电电路区Q2；位于主器件区Q1的半导体外延层20用于制备主器件晶体管100，位于防静电电路区Q2的半导体外延层20用于制备防静电电路200。本发明实施例在半导体外延层20远离衬底10的一侧设置隔离结构30，隔离结构30在衬底10的垂直投影至少位于主器件区Q1与防静电电路区Q2之间。给隔离结构30接入接地电压或者负电压，抑制半导体器件(主器件晶体管100)和防静电电路200之间的半导体外延层20的表面漏电。在高温或者半导体器件施加高电压的情况下，减小主器件区Q1与防静电电路区Q2之间的漏电流，或者避免主器件区Q1与防静电电路区Q2之间产生漏电流，从而改善了半导体器件正常工作时防静电电路200误开启的问题。

本发明实施例提供的半导体器件模组包括：衬底10，包括主器件区Q1和与主器件区Q1间隔设置的防静电电路区Q2；半导体外延层20，位于衬底10的一侧；其中，半导体外延层20内具有二维电子气的异质结；位于主器件区Q1的半导体外延层20用于制备主器件晶体管100，位于防静电电路区Q2的半导体外延层20用于制备防静电电路200；隔离结构30，位于半导体外延层20远离衬底10的一侧；隔离结构30在衬底10的垂直投影至少位于主器件区Q1与防静电电路区Q2之间。通过在半导体外延层20表面上设置隔离结构30，并将隔离结构30接入预设电压，可以抑制离子注入区表面漏电，实现隔绝半导体器件和防静电电路200之间的漏电，改善了半导体器件正常工作时防静电电路200误开启的问题。

在上述实施例的基础上，在本发明的一个实施例中，图4是本发明实施例提供的一种隔离结构围绕主器件区设置的俯视图，图5是本发明实施例提供的一种隔离结构围绕防静电电路区设置的俯视图，参考图4和图5，隔离结构30为环状结构；隔离结构30在衬底10的垂直投影围绕主器件区Q1设置，或者，隔离结构30在衬底10的垂直投影围绕防静电电路区Q2设置。

将隔离结构30设置为封闭式的环状，使隔离结构30围绕主器件区Q1设置，或者围绕静电电路区设置，可以从各个角度抑制半导体外延层20表面的漏电流从主器件晶体管100流向防静电电路200，从而可以从各个角度将主器件晶体管100与防静电电路200隔离开，进一步的改善了半导体器件正常工作时防静电电路200误开启的问题。

在上述各实施例的基础上，在本发明的一个实施例中，图6是图2中沿剖面线BB1的剖面示意图，参考图6和图2，主器件晶体管100还包括：

第一栅极结构G1，位于第二氮化物半导体层22远离衬底10一侧；

第一源极S1，位于第二氮化物半导体层22远离衬底10一侧；

第一漏极D1，位于第二氮化物半导体层22远离衬底10一侧；

其中，第一源极S1和第一漏极D1位于栅极结构的相对两侧；隔离结构30与第一源极S1电连接；第一源极S1接地；隔离结构接入接地电压；隔离结构30用于隔离第一漏极D1与防静电电路200，以防止第一漏极D1与防静电电路200之间产生漏电流。

具体的，第一栅极结构G1位于第二氮化物半导体层22远离衬底10的一侧。第一栅极结构G1包括栅极电极，栅极电极可设置于第二氮化物半导体层22上/之上/上方。栅极电极的材料可以是金属或金属化合物，包括但不限于钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、其他金属化合物、氮化物、氧化物、硅化物、掺杂半导体、金属合金或其组合。在一些实施例中，栅极电极可与第二氮化物半导体层22接触。在一些实施例中，第一栅极结构G1还包括设置在栅极电极与第二氮化物半导体层22之间的栅绝缘层。在另一些实施例中，第一栅极结构G1还包括设置在栅极电极与第二氮化物半导体层22之间的第四氮化物半导体层。第四氮化物半导体层的材料可包含但不限于p掺杂III-V族氮化物半导体材料，如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN或其组合。可通过使用如Be、Zn、Cd和Mg的p型杂质来得到p掺杂材料。

第一源极S1位于第二氮化物半导体层22远离衬底10的一侧，并与第二氮化物半导体层22接触。第一漏极D1位于第二氮化物半导体层22远离衬底10的一侧，并与第二氮化物半导体层22接触。第一源极S1和第一漏极D1位于栅极结构的相对两侧。第一源极S1和第一漏极D1可包含但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、例如硅化物和氮化物的化合物、其它导体材料或其组合。第一源极S1和第一漏极D1可以是单个层，或者是具有相同或不同组成的多个层。在一些实施例中，第一源极S1和第一漏极D1与第二氮化物半导体层22形成欧姆接触。欧姆接触可通过将Ti、Al或其它合适的材料应用于第一源极S1和第一漏极D1来实现。

隔离结构30与第一源极S1电连接，第一源极S1接地，从而使得隔离结构30可以接入接地电压。通过隔离结构30隔离主器件晶体管100的第一漏极D1与防静电电路200，以防止第一漏极D1与防静电电路200之间产生漏电流。

图7是本发明实施例提供的一种半导体器件模组的等效电路示意图，参考图7，防静电电路200包括防静电晶体管、二极管DD1和电阻R3；二极管DD1的正极与主器件晶体管100的第一栅极结构G1连接，二极管DD1的负极与电阻R3的第一端连接，电阻R3的第二端接地。防静电晶体管包括第二栅极结构G2、第二源极S2和第二漏极D2；第二漏极D2与第一栅极结构G1电连接；第二源极S2接地；隔离结构30用于隔离第一漏极D1与第二栅极结构G2。防静电电路200可以在主器件晶体管100的第一栅极结构G1接入的栅极电压超过正常工作电压时，通过导通防静电晶体管的方式，短路主器件晶体管100，从而对主器件晶体管100进行保护。防静电晶体管配置有对应的控制模块向其栅极结构(第二栅极结构G2)提供栅极电压。

相关技术中，通常采用离子注入N元素的方式，将主器件区Q1中的器件与防静电电路区Q2中的器件隔离。半导体外延层表面离子注入N元素后，主器件晶体管100与防静电电路200之间的离子注入区域的等效电阻为图7中的电阻R1。但是当主器件晶体管100的第一漏极D1接入的电压较高时，或者主器件晶体管100的温度较高时，主器件晶体管100的第一漏极D1和防静电晶体管的第二栅极结构G2之间仍然存在较大漏电导致防静电电路200误开启的问题。

本发明实施例提供的技术方案，在保留离子注入工艺以隔绝主器件晶体管100的第一漏极D1和防静电晶体管的栅极结构之间漏电的基础上，在半导体外延层20表面上设置隔离结构30，并将隔离结构30接入接地电压。隔离结构30的等效电阻可参考图7中的电阻R2。通过在半导体外延层20表面上设置隔离结构30，增大主器件晶体管100的第一漏极D1和防静电晶体管的第二栅极结构G2之间的等效电阻，从而抑制离子注入区表面漏电，实现减小或隔绝主器件晶体管100的第一漏极D1和防静电晶体管的栅极结构之间的漏电，改善了主器件晶体管100正常工作时防静电电路200误开启的问题。

由于保留离子注入工艺以隔绝主器件晶体管100的第一漏极D1和防静电晶体管的栅极结构之间漏电。因此，半导体器件模组还包括离子注入层，离子注入层用于隔离主器件晶体管100与防静电电路200；离子注入层基于在半导体外延层20中进行离子注入形成，离子注入层在衬底10上的垂直投影与隔离结构30在衬底10上的垂直投影不交叠。

图8是本发明实施例提供的一种半导体器件模组制备过程中离子注入时的剖面示意图，参考图8，离子注入工艺可以在形成隔离结构30之后。在离子注入时，可以采用PR胶覆盖隔离结构30，以防止离子注入时损坏隔离结构30。

在上述各实施例的基础上，在本发明的一个实施例中，图9是本发明实施例提供的一种隔离结构30的剖面示意图，参考图9，隔离结构30包括：半导体隔离环31；半导体隔离环31包括层叠设置的第三氮化物半导体层311和电极层312；第三氮化物半导体层311位于电极层312与半导体外延层20之间，其中，第三氮化物半导体层311的材料包括p掺杂III-V族氮化物半导体材料。

示例性的，p掺杂III-V族氮化物半导体材料可以为p-GaN；电极层312的材料可以为TiN。半导体隔离环31可以起到耗尽电子的作用，抑制离子注入区表面漏电，实现减小或隔绝主器件晶体管100的第一漏极D1和防静电晶体管的栅极结构之间的漏电，改善了主器件晶体管100正常工作时防静电电路200误开启的问题。

在上述各实施例的基础上，在本发明的另一个实施例中，图10是本发明实施例提供的另一种隔离结构30的剖面示意图，参考图10，隔离结构30包括：欧姆金属隔离环32，欧姆金属隔离环32的材料包括金属材料。采用与主器件晶体管100的第一源极S1相接的欧姆金属做隔离环，可以直接屏蔽主器件晶体管100与防静电电路200之间的干扰。

在上述各实施例的基础上，在本发明的一个实施例中，隔离结构30包括半导体隔离环31时，半导体隔离环31的数量为多个，多个半导体隔离环31间隔设置在半导体外延层20的表面上；或者，隔离结构30包括欧姆金属隔离环32时，欧姆金属隔离环32的数量为多个，多个欧姆金属隔离环32在半导体外延层20的表面上。

可以理解为，隔离结构30可以包括多个半导体隔离环31，或者多个欧姆金属隔离环32。或者，隔离结构30可以包括多个半导体隔离环31和多个欧姆金属隔离环32。在主器件晶体管100和防静电电路200之间，半导体隔离环31和欧姆金属隔离环32可以依次交替设置；也可以按照其它预设分布规律设置，可根据实际情况进行设置。在主器件晶体管100和防静电电路200之间采用多个隔离环，可以增强隔离结构30的隔离能力，进一步的抑制离子注入区表面漏电，实现减小或隔绝主器件晶体管100的第一漏极D1和防静电晶体管的栅极结构之间的漏电，改善了主器件晶体管100正常工作时防静电电路200误开启的问题。

在上述各实施例的基础上，在本发明的一个实施例中，图11是本发明实施例提供的另一种隔离结构的剖面示意图，图12是采用图11所示的隔离结构围绕防静电电路区的俯视图，参考图11和图12，隔离结构30包括两个半导体隔离环31和一个欧姆金属隔离环32；欧姆金属隔离环32位于两个半导体隔离环31之间，两个半导体隔离环31和一个欧姆金属隔离环32用于构成呈三明治结构的隔离结构30。三个隔离环均与主器件晶体管100的第一源极S1相接，可以在降低漏电的同时直接屏蔽主器件晶体管100与防静电电路200之间的干扰。

其中，半导体器件模组还可以包括：介质层40和公共金属电极50，介质层40位于第二氮化物半导体层22远离衬底10的一侧，并覆盖隔离结构30；公共金属电极位于介质层40远离衬底10的一侧；公共金属电极50通过连接孔与半导体隔离环31和欧姆金属隔离环32连接。介质层40的材料包括但不限于介电材料。例如，介质层40的材料可以包括氮化硅，例如氮化硅(SiNx)、氮化硅(Si3N4)、氮氧化硅(SiON)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)或其组合。公共金属电极50的材料可以与欧姆金属隔离环32的材料相同，也可以采用与欧姆金属隔离环32不同的导电材料。采用公共金属电极50实现主器件晶体管100的第一源极D1分别与两个半导体隔离环31和一个欧姆金属隔离环32的连接，可以减少外引电极的数量，简化电路布线的难度。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。