一种提升双极PJFET阈值均匀性的方法

技术领域

本发明属于与双极工艺兼容的PJFET制备技术领域，具体涉及一种提升双极PJFET阈值均匀性的方法。

背景技术

采用PJFET作为输入级的模拟集成运放电路具有噪声低、输入阻抗高、温漂和输入偏置电流小等优点，被广泛应用于航空、航天、雷达以及通讯等领域，双极工艺中的PJFET的阈值电压稳定性差，直接影响了PJFET集成运放电路的功能和可靠性。

影响PJFET的阈值电压的主要因素是顶栅的掺杂浓度，沟道的掺杂浓度和宽度，与双极工艺兼容的PJFET的阈值电压与集成电路制造工艺直接相关，在现有双极PJFET集成电路生产中，PJFET沟道注入硼元素、顶栅注入磷元素，利用杂质扩散系数的差异，通过高温氧化扩散，形成P型沟道在下，N型顶栅在上的PJFET掺杂结构，硼的扩散系数高于磷的扩散系数，且杂质浓度在纵向呈高斯分布，但是，高温氧化扩散导致栅和沟道杂质的再分布，如图1(a)所示，硼元素趋向于进入生长的氧化层，而磷元素则会被推离，从而引起PJFET的阈值电压均匀性的变化。

发明内容

针对现有技术中存在的问题，本发明提供一种提升双极PJFET阈值均匀性的方法，能够精确控制沟道区结深和顶栅的结深，提高了PJFET阈值电压的稳定性，且与常规双极工艺兼容，对原有双极器件的性能无明显影响。

本发明是通过以下技术方案来实现：

一种提升双极PJFET阈值均匀性的方法，包括以下步骤：

S1：在N型外延层的表面生长二氧化硅层，光刻形成P型基区的窗口，并进行硼杂质高能离子选择性注入，在N型外延层中形成P型注入区；

S2：对包含有P型注入区的N型外延层进行氧化推结，形成P型基区，同时生长二氧化硅层并在其的表面光刻形成N+发射区的窗口，刻蚀去除发射区的二氧化硅层；

S3：通过磷杂质预掺杂，并进行氧化推结，形成N+发射区；

S4：在N型外延层表面低温重新生长二氧化硅层，在二氧化硅层的表面光刻形成PJFET的顶栅和沟道区窗口；

S5：对PJFET的沟道区窗口进行硼杂质高能离子注入，在N型外延层中形成沟道区的掺杂分布；对PJFET的顶栅窗口进行磷或砷杂质的高能离子注入，在N型外延层中形成顶栅区的掺杂分布；

S6：退火激活和扩散杂质形成PJFET的P型沟道和N型顶栅；淀积绝缘介质层，光刻刻蚀形成PJFET的源漏区和底栅的接触孔；淀积金属并光刻刻蚀形成金属引线。

进一步的，所述步骤S1中的在N型外延层的表面生长的二氧化硅层厚在200nm以内；

所述步骤S4中在N型外延层表面低温重新生长二氧化硅层的厚度为10nm-20nm，生长过程中的温度为800℃-850℃。

进一步的，所述步骤中存在光刻的过程之前，对二氧化硅层表面涂覆光刻胶。

进一步的，所述步骤S5中的硼杂质高能离子注入分为三个阶段，每阶段注入的能量逐渐减小。

进一步的，所述三个阶段中的第一阶段注入的能量为50keV，第二阶段注入的能量为40keV，第三阶段注入的能量为30keV；

所述第一阶段注入的离子剂量为1E11cm

进一步的，所述步骤S5中的磷或砷杂质的高能离子注入过程包括两个阶段，且两个阶段注入的能量逐渐减小。

进一步的，所述两个阶段中的第一阶段注入的离子剂量为8E12cm

进一步的，所述步骤S6的退火过程在卧式扩散炉或快速退火炉内进行，其中卧式扩散炉内的退火温度为1000℃，退火时间为10min；快速退火炉内的退火温度为1050℃，退火时间为60s。

进一步的，所述步骤S6中的N型顶栅的结深为0.08μm-0.12μm。

进一步的，在所述步骤S4重新生长二氧化硅层之前，采用HF溶液洗去残留的表面二氧化硅层。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供一种提升双极PJFET阈值均匀性的方法，包括以下步骤：在N型外延层的表面生长二氧化硅层，光刻形成P型基区的窗口，并进行硼杂质高能离子选择性注入，在N型外延层中形成P型注入区；对包含有P型注入区的N型外延层进行氧化推结，形成P型基区，同时生长二氧化硅层并在其的表面光刻形成N+发射区的窗口，刻蚀去除发射区的二氧化硅层；通过磷杂质预掺杂，并进行氧化推结，形成N+发射区；在N型外延层表面低温重新生长二氧化硅层，在二氧化硅层的表面光刻形成PJFET的顶栅和沟道区窗口；对PJFET的沟道区窗口进行硼杂质高能离子注入，在N型外延层中形成沟道区的掺杂分布；对PJFET的顶栅窗口进行磷或砷杂质的高能离子注入，在N型外延层中形成顶栅区的掺杂分布；退火激活和扩散杂质形成PJFET的P型沟道和N型顶栅；淀积绝缘介质层，光刻刻蚀形成PJFET的源漏区和底栅的接触孔；淀积金属并光刻刻蚀形成金属引线；本申请通过不同能量的多次高能离子注入和退火激活扩散杂质直接形成PJFET的顶栅和沟道的掺杂分布，从而消除了原有工艺中高温氧化扩散，造成了PJFET沟道和顶栅杂质再分布引起阈值电压变化的因素；本申请制备的PJFET片内，批次之间的阈值电压的均匀性得到了极大的提升。

附图说明

图1为本公开实施例的杂质分布对比图，其中图1(a)为相关技术中工艺高温氧化扩散导致栅和沟道杂质再分布图，图1(b)为本申请高能离子注入和退火形成的栅和沟道杂质分布图；

图2为本公开实施例的N型外延层表面生长的高能离子注入阻挡氧化层的剖面图；

图3为本公开实施例的光刻形成P型基区(PJFET源漏区)窗口并完成P型硼杂质注入的剖面图；

图4为本公开实施例的氧化推结后形成P型基区(PJFET源漏区)的剖面图；

图5为本公开实施例的光刻并刻蚀氧化层，形成N+发射区掺杂窗口的剖面图；

图6为本公开实施例的N+发射区磷预淀积并氧化推结，形成N+发射区5的剖面图；

图7为本公开实施例的洗去前层氧化层并在N型外延层表面热生长的二氧化硅层剖面图；

图8为本公开实施例的光刻形成PJFET顶栅区注入窗口并进行高能离子注入的剖面图；

图9为本公开实施例的通过快速退火完成PJFET沟道和栅杂质激活的示意图；

图10为本公开实施例的光刻并刻蚀绝缘介质层形成PJFET源、漏和栅区的接触孔示意图；

图11为本公开实施例的淀积金属，光刻刻蚀形成金属引线的示意图；

图12为本公开实施例双极PJFET的版图示意图。

图中：1，N-外延层；2，二氧化硅；3，光刻胶；4，P型注入区；5，P型基区；6，N+发射区；7，P型沟道；8，N型顶栅；9，绝缘介质层；10，金属引线。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施例公开一种提升双极PJFET阈值均匀性的方法，包括以下步骤：

S1：在N型外延层(1)的表面生长二氧化硅层(2)，光刻形成P型基区(5)的窗口，并进行硼杂质高能离子选择性注入，在N型外延层(1)中形成P型注入区(4)；

S2：对包含有P型注入区(4)的N型外延层(1)进行氧化推结，形成P型基区(5)，同时生长二氧化硅层(2)并在其的表面光刻形成N+发射区(6)的窗口，刻蚀去除发射区的二氧化硅层(2)；

S3：通过磷杂质预掺杂，并进行氧化推结，形成N+发射区(6)；

S4：在N型外延层(1)表面低温重新生长二氧化硅层(2)，在二氧化硅层(2)的表面光刻形成PJFET的顶栅和沟道区窗口；

S5：对PJFET的沟道区窗口进行硼杂质高能离子注入，在N型外延层(1)中形成沟道区的掺杂分布；对PJFET的顶栅窗口进行磷或砷杂质的高能离子注入，在N型外延层(1)中形成顶栅区的掺杂分布；

S6：退火激活和扩散杂质形成PJFET的P型沟道(7)和N型顶栅(8)；淀积绝缘介质层(9)，光刻刻蚀形成PJFET的源漏区和底栅的接触孔；淀积金属并光刻刻蚀形成金属引线(10)。

需要说明的是相关技术中的高温氧化扩散导致栅和沟道杂质的再分布，如图1(a)所示，硼元素趋向于进入生长的氧化层，而磷元素则会被推离，从而引起PJFET的阈值电压均匀性的变化；而本实施例通过不同能量的多次高能离子注入直接形成PJFET的顶栅和沟道的杂质分布，并采用快速退火消除晶格缺陷、激活和扩散杂质，如图1(b)所示，本申请所述的方法能够精确控制沟道区结深和顶栅的结深，提高了PJFET阈值电压的稳定性，且与常规双极工艺兼容，对原有双极器件的性能无明显影响。

优选的，所述步骤S1中的在N型外延层(1)的表面生长的二氧化硅层(2)厚在200nm以内；

所述步骤S4中在N型外延层(1)表面低温重新生长二氧化硅层(2)的厚度为10nm-20nm，生长过程中的温度为800℃-850℃。

优选的，所述步骤中存在光刻的过程之前，对二氧化硅层(2)表面涂覆光刻胶(3)。

优选的，所述步骤S5中的硼杂质高能离子注入分为三个阶段，每阶段注入的能量逐渐减小。

优选的，所述三个阶段中的第一阶段注入的能量为50keV，第二阶段注入的能量为40keV，第三阶段注入的能量为30keV；

所述第一阶段注入的离子剂量为1E11cm

优选的，所述步骤S5中的磷或砷杂质的高能离子注入过程包括两个阶段，且两个阶段注入的能量逐渐减小。

优选的，所述两个阶段中的第一阶段注入的离子剂量为8E12cm

优选的，所述步骤S6的退火过程在卧式扩散炉或快速退火炉内进行，其中卧式扩散炉内的退火温度为1000℃，退火时间为10min；快速退火炉内的退火温度为1050℃，退火时间为60s。

优选的，所述步骤S6中的N型顶栅(8)的结深为0.08μm-0.12μm。

优选的，在所述步骤S4重新生长二氧化硅层(2)之前，采用HF溶液洗去残留的表面二氧化硅层(2)。

本发明实施例公开的一种提升双极PJFET阈值均匀性的方法，结合附图具体来说，包括以下步骤：

步骤1.在N型外延层1的表面生长不超过200nm二氧化硅层2，作为高能离子注入屏蔽氧化层，如图2所示；

步骤2.在二氧化硅层2的表面涂覆光刻胶3，光刻形成P型基区(PJFET的源漏区)窗口，并进行硼杂质高能离子选择性注入，在N型外延层中形成P型注入区4，如图3所示；

步骤3.去除光刻胶3，对包含有P型注入区4的N型外延层1进行氧化推结，形成P型基区5(PJFET的源漏扩散结)，同时生长一定厚度的二氧化硅层2，如图4所示；

步骤4.在二氧化硅层2的表面涂覆光刻胶3，光刻形成N+发射区6(PJFET底栅引出)窗口，刻蚀去除发射区的二氧化硅，如图5所示；

步骤5.去除光刻胶3，通过磷杂质预掺杂后，进行氧化推结，形成N+发射区5(PJFET底栅)，如图6所；

步骤6.采用HF溶液洗去前道工序残留的表面二氧化硅层2，在外延层1表面低温重新生长一层厚的二氧化硅层2，如图7所示；

步骤7.在二氧化硅层2的表面涂覆光刻胶3，光刻形成PJFET的顶栅和沟道区窗口，其中，PJFET的顶栅和沟道区窗口重合，如图8所示；

步骤8.对PJFET的沟道区域窗口进行硼杂质高能离子注入，在N型外延层1中形成沟道区的掺杂分布；

步骤9.对PJFET的顶栅窗口进行磷或者砷杂质高能离子注入，在N型外延层中1形成顶栅区的掺杂分布；

步骤10.通过卧式扩散炉或快速退火炉退火激活和扩散杂质，形成PJFET的P型沟道7和N型顶栅8，如图9所示；

步骤11.淀积一定厚度的绝缘介质层9，光刻刻蚀形成PJFET的源漏区和底栅的接触孔，如图10所示。

步骤12.淀积金属，光刻刻蚀形成金属引线10，如图11所示。

本申请提供另一种实施例为：

采用P型<111>，方阻为(10～20)Ω.cm的硅衬底片；

利用外延炉生长一层N-外延层1，其厚度为11.5μm～13.5μm，电阻率为3.8Ω.cm～4.2Ω.cm，在N-外延层1上热生长二氧化硅层2，厚度为200nm；

光刻形成P型基区注入窗口，进行P型硼杂质高能离子注入，注入能量80keV，注入剂量3E14cm

去除光刻胶后，经过1150℃和60min的氧化推结，在外延表面生长厚度为550nm～650nm的二氧化硅，并形成P型基区5，并作为PJFET的源漏区；

光刻形成N+发射区掺杂窗口，并采用湿法腐蚀完全去除发射区的二氧化硅，去除光刻胶3，然后通过930℃磷预掺杂和950℃磷杂质再扩散，形成N+发射区6，作为PJFET的底栅引出；

采用浓度为3:1的HF酸溶液清洗15分钟，将外延层表面的前道工序残留的二氧化硅层2全部剥除，采用低温氧化炉管，在温度为850℃重新生长一层20nm厚的二氧化硅层2；

光刻形成PJFET沟道和顶栅区域的高能离子注入窗口；

通过离子注入，对PJFET沟道区进行掺杂，注入杂质为硼元素，分3次完成沟道区离子注入：第一次注入能量50keV，注入剂量1E12cm

通过离子注入，对PJFET顶栅进行掺杂，注入杂质为砷元素，分2次完成顶栅离子注入：第一次注入能量120keV，注入剂量1.2E13cm

去除光刻胶，通过快速退火炉在温度为1050℃下进行60s的退火处理，完成PJFET沟道和顶栅注入杂质的激活和扩散，形成PJFET的P型沟道7和N型顶栅8的掺杂分布；

LPCVD淀积绝缘介质层9，材料为USG，厚度为500nm，光刻并采用湿法腐蚀，形成PJFET的源漏接触孔和PJFET底栅的接触孔；

PVD淀积金属AlSiCU，厚度为2μm，光刻并采用干法刻蚀形成PJFET的源漏和栅的金属引线10，然后在450℃，30min条件下退火，形成金属和硅的欧姆接触。

本实施例制备的PJFET和现有工艺制备的PJFET的阈值电压三温测试结果如表1所示：

表1

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。