一种具有深STI的LDMOS及制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种具有深STI的LDMOS及制备方法。

背景技术

DMOS为双扩散金属氧化物半导体场效应管，主要有两种类型，分别是VDMOS和LDMOS。作为高压功率器件，LDMOS以其高耐压、高跨导和高增益等优点，广泛应用于射频功率集成电路中。LDMOS器件是由成百上千的单一结构的LDMOS单元所组成。LDMOS器件的一个重要参数是击穿电压。功率半导体器件优选能够在接近半导体理论击穿电压的高压下操作的器件，在集成有高压的晶体管的漏极或源极中，漏极和源极与半导体衬底之间的穿通电压以及漏极和源极与阱或衬底之间的击穿电压必须大于高电压。

LDMOS的击穿电压是LDMOS器件一个重要的参数，同时也是LDMOS器件可靠性的一个重要方面。虽然LDMOS存在较低掺杂的漂移区，使其与其他MOS器件相比具有较高的击穿电压，但是随着社会对高压大功率的发展需要，需要提高LDMOS器件的击穿电压。

LDMOS器件的另一个重要参数是导通电阻，导通电阻是指在LDMOS工作时，从漏极到源极的电阻。当导通电阻很小时，漏源之间小的导通电阻会让LDMOS有较大的输出电流，LDMOS就会具有更强的驱动能力，从而提供一个很好的开关特性。对于一个由多个基本单元结构组成的LDMOS器件，应该尽量减小导通电阻。

在LDMOS的漂移区加入STI，能够有效地提高LDMOS器件的击穿电压，因此STI型的LDMOS器件被广泛地应用。现有技术中通过增加漏极与源极之间STI的长度提高LDMOS器件的击穿电压。但是，在提高LDMOS器件击穿电压的同时，STI长度的增加会使得LDMOS器件的导通电阻大幅增加，也会使得LDMOS器件的尺寸增加，增加了制造成本。

发明内容

为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种具有深STI的LDMOS及制备方法，在传统LDMOS结构上进行改进，通过增加漏极与源极间STI的深度使得栅极和导电通道的局部电场降低，在提高LDMOS击穿电压的同时，保持LDMOS器件的尺寸，以解决现有技术中通过增加STI的长度以提高LDMOS击穿电压时LDMOS器件的尺寸也会增加的问题。

本发明的目的采用如下技术方式实现：

第一方面，本发明提供了一种具有深STI的LDMOS，包括STI；

所述STI沿第一方向的长度大于第一阈值；

所述STI的截面的形状包括：梯形；

所述STI的填充材料包括：二氧化硅。

优选地，所述STI沿第一方向的长度范围为100nm-800nm。

优选地，所述STI的截面的第一侧壁面的角度范围为65°-90°。

优选地，所述STI的截面的第二侧壁面的角度范围为65°-90°。

优选地，所述STI的截面的顶面的长度范围为0.5um-10um。

优选地，所述STI的截面的底面的长度范围为0.5um-10um。

优选地，还包括隔离层；

所述隔离层位于漏极和衬底之间；

所述隔离层与所述漏极之间的距离大于所述STI沿第一方向的长度。

优选地，所述隔离层的掺杂类型与所述漏极相反。

第二方面，本发明提供了一种具有深STI的LDMOS制备方法，包括：

蚀刻N-drift层的上层形成沟槽；

在所述沟槽中沉积二氧化硅形成STI；

沉积多晶硅场板；

蚀刻所述多晶硅场板；

在N-drift层离子注入形成隔离层、P-body层，N+层和P+层。

优选地，所述在所述沟槽中沉积二氧化硅形成STI，包括：

所述STI沿第一方向的长度大于第一阈值，通过所述STI沿第一方向的长度控制LDMOS的击穿电压。

相比现有技术，本发明的有益效果在于：

本发明在传统LDMOS结构上进行改进，通过增加漏极与源极间STI的深度使得栅极和导电通道的局部电场降低，提高了LDMOS器件的击穿电压；通过增加STI的深度而并非增加STI的长度可以在提高LDMOS击穿电压的同时，保持LDMOS器件的尺寸，降低了制造成本。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。

图1为本发明实施例提供的一种具有深STI的LDMOS的结构示意图；

图2为本发明实施例提供的一种具有深STI的LDMOS制备方法的流程示意图；

图3为本发明实施例提供的一种具有深STI的LDMOS制备方法的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。

DMOS为双扩散金属氧化物半导体场效应管，主要有两种类型，分别是VDMOS和LDMOS。作为高压功率器件，LDMOS以其高耐压、高跨导和高增益等优点，广泛应用于射频功率集成电路中。LDMOS器件是由成百上千的单一结构的LDMOS单元所组成。LDMOS器件的一个重要参数是击穿电压。功率半导体器件优选能够在接近半导体理论击穿电压的高压下操作的器件，在集成有高压的晶体管的漏极或源极中，漏极和源极与半导体衬底之间的穿通电压以及漏极和源极与阱或衬底之间的击穿电压必须大于高电压。

LDMOS器件的一个重要参数是击穿电压。功率半导体器件优选能够在接近半导体理论击穿电压的高压下操作的器件，在集成有高压的晶体管的漏极或源极中，漏极和源极与半导体衬底之间的穿通电压以及漏极和源极与阱或衬底之间的击穿电压必须大于高电压。LDMOS的击穿电压是LDMOS器件一个重要的参数，同时也是LDMOS器件可靠性的一个重要方面。虽然LDMOS存在较低掺杂的漂移区，使其与其他MOS器件相比具有较高的击穿电压，但是随着社会对高压大功率的发展需要，需要提高LDMOS器件的击穿电压。LDMOS器件的另一个重要参数是导通电阻，导通电阻是指在LDMOS工作时，从漏极到源极的电阻。当导通电阻很小时，漏源之间小的导通电阻会让LDMOS有较大的输出电流，LDMOS就会具有更强的驱动能力，从而提供一个很好的开关特性。对于一个由多个基本单元结构组成的LDMOS器件，应该尽量减小导通电阻。

在LDMOS的漂移区加入STI，能够有效地提高LDMOS器件的击穿电压，因此STI型的LDMOS器件被广泛地应用。现有技术中通过增加漏极与源极之间STI的长度提高LDMOS器件的击穿电压。但是，在提高LDMOS器件击穿电压的同时，STI长度的增加会使得LDMOS器件的导通电阻大幅增加，也会使得LDMOS器件的尺寸增加，增加了制造成本。

本发明在传统LDMOS结构上进行改进，通过增加漏极与源极间STI的深度使得栅极和导电通道的局部电场降低，提高了LDMOS器件的击穿电压；增加STI的深度而并非长度在提高LDMOS击穿电压的同时，保持LDMOS器件的尺寸，降低了制造成本。

实施例1

提供了一种具有深STI的LDMOS，包括STI；

STI沿第一方向的长度大于第一阈值；

STI的截面的形状包括：梯形；

LDMOS，中文全称横向双扩散金属-氧化物场效应管，其在普通MOSFET的基础上，通过横向双扩散技术形成沟道区，并在漏极和沟道之间形成漂移区。LDMOS通过选取漂移区的长度及沟道区和漂移区的电阻率可以使其承受较高的电压而不会产生击穿或穿通，即漂移区是LDMOS承受高压的区域。

LDMOS击穿电压的下降主要是受PN结界面的影响，表面电场常常在掺杂浓度突变的地方突然增大，且远远大于体内的最大电场。因此，LDMOS器件的击穿电压往往由表面电场来决定，要提高LDMOS器件的击穿电压可以从LDMOS器件的表面电场入手。

STI为浅沟槽隔离，STI技术可以为LDMOS器件提供隔离作用，减少关态电流以及防止相邻器件间的泄露电流。除此之外，在漂移区中应用STI技术用于提高击穿电压是一种十分可行的方案。在漂移区引入STI能够在不增加漂移区直线距离的情况下，增大LDMOS器件体区到漏极之间有效的表面距离，提高LDMOS器件的击穿电压。现有的提高STI型LDMOS器件击穿电压的方法是增加漏极与源极之间STI的长度，从而增加电子流动路径。但是，在提高LDMOS器件的击穿电压同时，STI的长度增加会导致LDMOS器件的尺寸要相对应地增大，增加了漂移区的长度，也增加了制造成本。

在本实施例中，在传统LDMOS结构上进行改进，通过增加漏极与源极间STI的深度使得栅极和导电通道的局部电场降低，提高了LDMOS器件的击穿电压；增加STI的深度而并非长度在提高LDMOS击穿电压的同时，保持LDMOS器件的尺寸，降低了制造成本。具体地，参见图1，STI嵌入N-drift层中，沿第一方向的长度大于第一阈值。需要说明的是，第一方向是可以描述STI的深度的方向，即是与N-drift层放置方向相垂直的方向，第一方向可以是STI的顶部蚀刻处指向STI底部的方向，也可以是STI底部指向STI的顶部蚀刻处的方向。现有的STI型LDMOS中常见的STI深度设置为200nm，即第一阈值为200nm。本实施例将STI的深度提高到大于200nm，通过增加STI的深度，在不增加LDMOS器件尺寸的情况下提高LDMOS器件的击穿电压。

STI的填充材料包括：二氧化硅。

在一些实施例中，STI的填充材料可以是二氧化硅，也可以是其他通过高密度等离子体沉积而敷设的氧化物，也可以是无掺杂硅玻璃等其他填充材料。二氧化硅作为STI的填充材料具有优势。首先，二氧化硅可以良好的抗高温能力，在制造过程中可以进行高温制造。其次，二氧化硅在制造成本上相比其他填充材料更低，使用二氧化硅进行填充沟槽有利于节约制造成本。

优选地，STI沿第一方向的长度范围为100nm-800nm。

STI的深度决定了场二氧化硅的厚度，STI的深度越深，二氧化硅的厚度越厚，其所能承受的击穿电压越高。一个良好的STI应该具有合适的深度。当STI的深度设置得太浅，LDMOS器件的击穿电压没有得到有效地提高；当STI的深度设置得太深，过深的STI也会导致源极到漏极之间的电子流动路径增大，从而增加LDMOS器件的导通电阻，过高的击穿电压和过大的导通电阻不是LDMOS器件希望得到的。因此，调变STI的深度来得到足够的击穿电压，并维持较小的导通电阻。在本实施例中，STI沿第一方向的长度范围设置为100nm-800nm，即STI的深度范围设置为100nm-800nm。

优选地，STI的截面的第一侧壁面的角度范围为65°-90°。

优选地，STI的截面的第二侧壁面的角度范围为65°-90°。

STI的形状和大小会影响漂移区的电流，从而影响LDMOS器件的性能，如STI的设计不当会阻碍源极到漏极的电子流动路径，导致产生碰撞电离和热载流子，碰撞电离产生的界面态和热载流子都会影响LDMOS器件的性能。合适的STI大小和形状能够使漂移区耗尽更加完全，也能提高LDMOS器件的击穿电压。在本实施例中，STI的截面的形状是梯形。在一些实施例中，STI的截面的形状也可以是矩形，STI也可以是带有弧形底部的沟槽。STI截面的侧壁面的角度决定了有源区和隔离区过渡的突变程度。当STI截面的侧壁面的角度设置得太小，有源区和隔离区过渡的突变程度较低，STI起不到很好的隔断效果，漏极和源极之间会存在一定的漏电流。为了使STI具有良好的隔离阻断效果，STI截面的侧壁面的角度通常设置为60°-120°，常见的STI截面的侧壁面的角度为80°-100°。除此之外，STI截面的侧壁面的角度大小也会影响STI的面积，当STI截面的侧壁面的角度设置得太小，STI的面积也会较小，STI并没有有效地提高LDMOS器件的击穿电压。在本实施例中，STI的截面的第一侧壁面的角度设置为65°-90°，STI的截面的第二侧壁面的角度设置为65°-90°。

优选地，STI的截面的顶面的长度范围为0.5um-10um。

优选地，STI的截面的底面的长度范围为0.5um-10um。

刻蚀负载效应，是指局部刻蚀气体的消耗大于供给引起的刻蚀速率下降或分布不均，当刻蚀面积的大小或形状发生变化时，刻蚀速率也随之改变，即刻蚀速率取决于被刻蚀表面材料的量的现象。负载效应可以分为三种：宏观负载效应、微观负载效应和与刻蚀深宽比相关的负载效应。宏观负载效应，是指在反应物恒定供应的情况下，刻蚀速率随着晶圆被刻蚀的表面积增大而降低。这是因为晶圆的开口率越大，需要的反应物越多，刻蚀速率越低。微观负载效应，是指当晶圆同时包含稀疏和密集的待刻蚀图形时，密集区域的刻蚀速率比稀疏区域的刻蚀效率低。这是因为在密集区域消耗的反应物更多，反应物不能及时到达密集刻蚀区域。在图形密集的区域反应离子的有限成分消耗得快，造成供给失衡，刻蚀速率下降，密集区域刻蚀深度小于图形稀疏区域，造成整体刻蚀深度的不均匀分布。与刻蚀深宽比相关的负载效应，是指在高深宽比的结构刻蚀中，如深孔或深槽，较小尺寸的孔或槽刻蚀速率小于较大尺寸的孔或槽。这是因为刻蚀气体难以进入深部，而同时反应产物难以逸出，导致底部的刻蚀速率降低。高深宽比结构随着刻蚀深度的增加，刻蚀表面的有效反应成分的更新越来越困难，刻蚀生成的挥发成分难以从深槽或深孔中排出，有效反应成分难以进入深槽或深孔以补充消耗掉的部分，从而表现出同一衬底上不同尺寸的图形刻蚀深度不同，宽的图形刻蚀深，窄的图形刻蚀浅的现象。

在本实施例中，通过控制STI顶部的蚀刻面积进而控制STI的深度。当STI顶部的蚀刻面积设置得太小，STI并不能形成或者形成的STI的深度太浅，LDMOS器件的击穿电压并没有得到有效地提高；当STI顶部的蚀刻面积设置得太大，形成的STI的深度太深，过深的STI也会导致源极到漏极的电子流动路径增大，从而增加LDMOS器件的导通电阻，过高的击穿电压和过大的导通电阻不是LDMOS器件希望得到的，STI顶部的蚀刻面积设置得太大也会带来制造成本增加的问题，过深的STI也会导致LDMOS器件电学性能方面出现其他问题。在本实施例中，STI的截面的顶面的长度范围设置为0.5um-10um，STI的截面的底面的长度范围设置为0.5um-10um。需要说明的是，刻蚀负载效应是指刻蚀面积的大小或者形状不同，刻蚀效率也不同，STI的截面的顶面的长度范围是能够反映STI顶部的蚀刻面积的大小。STI顶部的刻蚀面积增大也在LDMOS器件尺寸的范围之内，并不会使LDMOS器件尺寸增大。

优选地，还包括隔离层；

隔离层位于漏极和衬底之间；

隔离层与漏极之间的距离大于STI沿第一方向的长度。

在本实施例中，隔离层与漏极之间的距离大于STI沿第一方向的长度，即隔离层所处垂直方向的深度比STI底部所处垂直方向的深度更大，隔离层位于漂移层中远离电流通路的区域，不会影响LDMOS器件的频率特性。隔离层的宽度和厚度可随工艺参数和LDMOS器件的结构参数进行修改，对此不作限定。

优选地，隔离层的掺杂类型与漏极相反。

在本实施例中，N型LDMOS的源极和漏极为N+型掺杂，隔离层的掺杂类型设置为与漏极相反的P+型掺杂。LDMOS器件在纵向区域形成N+N-P+N-的结构，有助于耗尽漏极与衬底之间漂移区，均匀纵向电场，提高漏极纵向击穿电压，进而提高整个LDMOS器件的击穿电压。需要说明的是，本实施例以N型LDMOS为例并不代表隔离层的设计仅限于N型LDMOS。

实施例2

提供了一种具有深STI的LDMOS制备方法，参见图2和图3，包括：

S100，蚀刻N-drift层的上层形成沟槽；

STI技术在掺杂区中先将硅蚀刻掉，形成一个浅沟槽，然后在沟槽中填入绝缘物质，达到隔离的目的。比起传统的本征氧化隔离技术，绝缘层可以更深，可以减少电极间的漏电流，承受更大的击穿电压。

S200，在沟槽中沉积二氧化硅形成STI；

STI工艺克服了LOCOS工艺的局限性，其优异性能是以集成一系列复杂的工艺获得的，主要包括沟槽的刻蚀、填充和化学机械抛光平坦化。在沟槽的形成中，STI工艺一般采用Si

沟槽的填充的主要步骤是淀积二氧化硅，淀积的二氧化硅一般比生长二氧化硅的腐蚀速率高，高的腐蚀速率会导致在生成栅二氧化硅前的表面清洗过程中场二氧化硅的损失。淀积二氧化硅的腐蚀速率可以通过致密过程来减少，如在800-1050℃下退火，使填充介质的腐蚀速率减小到接近于热生长二氧化硅的腐蚀速率。在一些实施例中，采用等离子体增强化学气相沉积的方法，四乙氧基硅烷作为前驱体，二氧化硅作为沟槽填充介质来进行，在使用二氧化硅填充沟槽前，先用LPCVD工艺淀积15nm的二氧化硅和15nm的Si

CMP平坦化被认为是STI工艺最核心的所在，它是利用化学和机械的共同作用实现硅片表面的平坦化。CMP工艺的困难之处在于它的平坦化效果与硅片表面的图形尺寸有关。CMP后,在宽有源区上暴露出Si

S300，沉积多晶硅场板；

场板是一种广泛应用于横向功率器件的电场优化技术，该技术增加场板，在不改变LDMOS器件的导通电阻的情况下，提高LDMOS器件的耐压性能。LDMOS器件表面电荷会对器件的击穿电场产生影响，当漂移区表面存在电力线时，这些电力线会终止在LDMOS器件的表面电荷上，会受到LDMOS器件表面电场的影响，漂移区表面的形状以及电场的分布都会因此发生改变，从而改变LDMOS器件的击穿电压。场板技术通过在LDMOS器件表面覆盖场板，通过改变场板电压改变LDMOS器件的击穿电压。

通过在氧化物沟槽中引入两个中心对称的垂直场板，可以达到提高器件的击穿电压以及降低器件的导通电阻的目标。器件中的两个垂直场板一个与栅极相连，一个与漏极相连。在关态时,垂直场板在氧化沟槽中引入高电场,在沟槽表面附近形成两个新的电场峰值,优化器件整体电场。栅场板引起的辅助耗尽效应有助于漂移区达到更高的掺杂浓度。开态时，由于掺杂区浓度较高,使得器件的比导通电阻较小,一定程度上缓解了器件击穿电压和比导通电阻的矛盾关系,改善了器件的性能。场板技术除了通过嵌入沟槽中与电极相连，还可以直接用在电极上，对LDMOS器件表面电场进行优化和调整，改善LDMOS器件的性能。场板技术与不同电极相连形成不同的场板，如源极场板、栅场板以及漏极场板。

沉积工艺分为化学气相沉积(CVD)和物理气相沉积(PVD)。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质(A)，则先向沉积设备输入可生成物质(A)的两种气体(B和C)，然后给气体施加能量，促使气体B和C发生化学反应。

PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。

S400，蚀刻多晶硅场板；

刻蚀是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。

等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层(如热氧化后的背面清洁)。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。

蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。

S500，在N-drift层离子注入形成隔离层、P-body层，N+层和P+层。

PN结的衬底分为P型和N型，+是重掺杂(掺杂浓度高)，-是轻掺杂(掺杂浓度低)，P型掺杂IIIA族元素，例如：硼(B)、铝(Al)、镓(Ga)、铟(In)、铊(Tl)。N型掺杂VA族元素，例如氮(N)、磷(P)、砷(As)、锑(Sb)、铋(Bi)和镆(Mc)。在本实施例中，P+层和N+层为高掺杂，P-body层为轻掺杂，制备掺杂的方法包括热扩散技术和离子注入技术；掺入的杂质有两类，分别是提供载流子的受主杂质或施主杂志；以及产生复合中心的重金属杂质。热扩散技术：对于施主或受主杂质的掺入，就需要进行较高温度的热扩散。因为施主或受主杂质原子的半径一般都比较大，它们要直接进入半导体晶格的间隙中去是很困难的；只有当晶体中出现有晶格空位后，杂质原子才有可能进去占据这些空位，并从而进入到晶体。为了让晶体中产生出大量的晶格空位，所以，就必须对晶体加热，让晶体原子的热运动加剧，以使得某些原子获得足够高的能量而离开晶格位置、留下空位(与此同时也产生出等量的间隙原子，空位和间隙原子统称为热缺陷)，也因此原子的扩散系数随着温度的升高而指数式增大。对于Si晶体，要在其中形成大量的空位，所需要的温度大致为1000摄氏度左右，这也就是热扩散的温度。离子注入技术：为了使施主或受主杂质原子能够进入到晶体中去，需要首先把杂质原子电离成离子，并用强电场加速、让这些离子获得很高的动能，然后再直接轰击晶体、并“挤”进到里面去；这就是“注入”。当然，采用离子注入技术掺杂时，必然会产生出许多晶格缺陷，同时也会有一些原子处在间隙中。所以，半导体在经过离子注入以后，还必须要进行所谓退火处理，以消除这些缺陷和使杂质“激活”。

轻掺杂半导体是指在制备半导体材料时添加了低浓度的杂质原子，使其成为半导体材料的一种。掺杂的杂质原子可以改变半导体材料的电学性质，从而提高其性能和功能。在轻掺杂半导体中，掺入的杂质原子浓度通常低于半导体材料的本征浓度(本征浓度是指在纯净半导体中杂质原子的浓度)。掺入的杂质原子也必须具有与半导体材料原子相似的晶格尺寸和电子结构，以确保其能够顺利地与半导体材料结合，并在半导体材料中运动。掺入杂质原子后，轻掺杂半导体的电学性质会发生相应变化。其中最重要的变化是电导率的提高。这是因为添加的杂质原子可以在半导体中形成额外的自由电子或空穴，使半导体材料的导电性能得到增强。除此之外，轻掺杂半导体还可以改变半导体材料的禁带宽度、载流子迁移率和光学吸收谱等性质，从而拓展其在电子学、光电子学、化学等领域的应用。轻掺杂半导体的制备通常采用离子注入和熔融扩散等技术。离子注入是将掺杂元素通过高压电场加速到高速，然后轰击半导体表面，将其注入到半导体晶格中。熔融扩散则是将半导体芯片放置在掺杂材料块上，然后加热至高温，掺杂原子被熔化后扩散到半导体材料中。在实际应用中，轻掺杂半导体广泛应用于电路、太阳能电池、纳米材料等领域。例如，硅掺杂铝元素后，可以形成N型硅，其导电性能显著提高，可以用于制造P-N结的太阳能电池。此外，轻掺杂半导体还可以制备金属氧化物半导体场效应晶体管(MOSFET)、低噪声功率放大器等微电子器件。在纳米技术领域，轻掺杂半导体可以用于制备各种光电子和生化传感器，具有广阔的应用前景。重掺杂的掺杂浓度为10

优选地，在沟槽中沉积二氧化硅形成STI，包括：

STI沿第一方向的长度大于第一阈值，通过STI沿第一方向的长度控制LDMOS的击穿电压。

本实施例在传统LDMOS结构上进行改进，通过增加漏极与源极间STI的深度使得栅极和导电通道的局部电场降低，提高了LDMOS器件的击穿电压；增加STI的深度而并非长度在提高LDMOS击穿电压的同时，保持LDMOS器件的尺寸，降低了制造成本。

在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现可以参照上文方法实施例的描述，为了简洁，这里不再赘述。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。