功率二极管元件及其制造方法

技术领域

本公开涉及功率二极管元件及其制造方法，更具体来说，涉及具降低表面电场(reduced surface field，RESURF)效应的功率二极管元件。

背景技术

常规的功率二极管可具有平台结构(mesa structure)以定义出有源区及结终端(junction termination)。平台结构可透过蚀刻工艺蚀刻基材侧边而形成。由于基材的上半部形成平台，其厚度较小且结构强度会降低。此外，在蚀刻工艺中，如果无法精确控制平台的侧表面的梯度，那么可能影响功率二极管的电性表达，例如击穿电压不够高。

还可使用具有平面结构(planar structure)的功率二极管，并形成防护环(guardring)以舒缓电场分布，从而提高功率二极管的击穿电压。然而，针对高压(例如电压大于600V)的功率二极管，为了进一步提高击穿电压，需增加防护环的数量，而防护环的尺寸会受到工艺线宽能力限制。此外，防护环数量越多，所占的面积比例会增加，不利于元件体积缩小化且工艺成本也会提高。

发明内容

本公开的实施例涉及一种功率二极管元件。所述功率二极管元件包含衬底，其包含：具有第一导电类型的核心层、具有所述第一导电类型的第一扩散层、具有第二导电类型的第二扩散层及具有所述第二导电类型的重掺杂接触区。所述核心层具有第一表面以及相对于所述第一表面的第二表面。所述第一扩散层具有第一表面以及相对于所述第一表面的第二表面。所述第二扩散层具有第一表面以及相对于所述第一表面的第二表面。所述核心层的厚度大于所述第二扩散层的厚度。所述核心层位于所述第一扩散层与所述第二扩散层之间，使所述核心层的所述第一表面面对所述第一扩散层的所述第二表面，以及使所述核心层的所述第二表面面对所述第二扩散层的所述第一表面，且所述第二扩散层的所述第二表面形成所述衬底的上表面，及所述第一扩散层的所述第一表面形成所述衬底的下表面。所述重掺杂接触区具有第一表面以及相对于所述第一表面的第二表面，所述重掺杂接触区的所述第二表面与所述第二扩散层的所述第二表面共平面，且所述重掺杂接触区往所述核心层延伸，使所述重掺杂接触区的所述第一表面达到所述核心层的所述第二表面，或达到所述核心层的所述第一表面及所述核心层的所述第二表面之间但不达到所述核心层的所述第一表面，以使所述重掺杂接触区与所述核心层形成第一PN结。

本公开的实施例涉及一种功率二极管元件的制造方法。所述制造方法包含在具有第一导电类型的衬底中形成具有所述第一导电类型的第一扩散层。所述第一扩散层具有第一表面以及相对于所述第一表面的第二表面。所述第一扩散层的所述第一表面形成所述衬底的下表面。所述制造方法还包含在所述衬底中形成具有第二导电类型的第二扩散层，其中所述第二扩散层具有第一表面以及相对于所述第一表面的第二表面，所述第二扩散层的所述第二表面形成所述衬底的上表面。所述第一扩散层不接触所述第二扩散层，且介于所述第一扩散层和所述第二扩散层之间的部分为核心层。所述制造方法还包含在所述第二扩散层中形成具有所述第二导电类型的重掺杂接触区。所述重掺杂接触区具有第一表面以及相对于所述第一表面的第二表面，所述重掺杂接触区的所述第二表面与所述衬底的所述上表面共平面。所述制造方法还包含将所述重掺杂接触区向所述核心层内扩散以使所述重掺杂接触区与所述核心层形成第一PN结。

附图说明

当结合附图阅读以下详细描述时，本公开的若干实施例的方面可被最佳地理解。应注意，各种结构可不按比例绘制。实际上，为了论述清楚起见，各种结构的尺寸可任意放大或缩小。

图1所示为根据本案的某些实施例的功率二极管元件的剖面图；

图2A所示为根据本案的某些实施例的功率二极管元件的局部放大图；

图2B绘示图2A中的功率二极管元件沿切线X的电场强度曲线图；及

图3A至图3G所示为根据本案的某些实施例的功率二极管元件的制造方法中的一或更多阶段。

相同或类似的组件在图式及详细描述中使用同样的参考标号来标示。从以下详细描述并结合附图，本公开的若干实施例将可被立即地理解。

具体实施方式

以下公开内容提供了用于实施所提供主题的不同特征的许多不同实施例或范例。下文描述了组件及配置的具体实例。当然，此些仅为范例且不希望为限制性的。在本公开中，对在第二特征上方或之上形成第一特征的引用可包括将第一特征及第二特征形成为直接接触的实施例，并且还可包括可在第一特征与第二特征之间形成另外的特征使得第一特征及第二特征可不直接接触的实施例。此外，本公开可在各个实例中重复附图标记及/或字母。此种重复是为了简单及清晰起见并且本身并不指示所论述的各个实施例及/或配置之间的关系。

下文详细论述了本公开的实施例。然而，应当理解的是，本公开提供了可在各种各样的特定环境下具体化的许多适用概念。所论述的具体实施例仅是说明性的，而不限制本公开的范围。

本公开提供一种功率二极管元件及其制造方法。与具有平台结构的功率二极管元件相比，本公开的功率二极管元件的结构强度较高。此外，相较于形成防护环以舒缓电场分布的功率二极管元件，本公开的功率二极管元件不受工艺线宽能力限制，且终端长度(terminal length)较短，因此有利于元件体积缩小化。

参照图1，图1所示为根据本案的某些实施例的功率二极管元件1的剖面图。功率二极管元件1可包含衬底10、重掺杂接触区11、隔离结构12、电极层13、钝化层14及电极层15。

衬底10可包含半导体衬底。衬底10可包含半导体材料，例如(但不限于)硅(Si)、氮化镓(GaN)、砷化镓(GaAs)、氮化铝(AlN)、碳化硅(SiC)、磷化铟(InP)、硒化锌(ZnSe)或其它VI族、III-V族或II-VI族半导体材料。在一些实施例中，可使用体积电阻率介于约45与约60Ohm-cm之间的N型单晶硅片来形成衬底10。衬底10可包含第一扩散层10a(以下简称为扩散层10a)、核心层10b及第二扩散层10c(以下简称为扩散层10c)。

核心层10b可位于扩散层10a与扩散层10c之间。例如，核心层10b可被包夹在扩散层10a与扩散层10c之间。核心层10b可为原始半导体衬底的一部分。核心层10b可掺杂N型杂质，例如在图1中标示“N”的区域。N型杂质可包含磷、砷、锑等五价元素。在其它实施例中，核心层10b可掺杂P型杂质，例如硼、铝、镓等三价元素。核心层10b可包含第一表面10b1(以下简称为表面10b1)及相对于表面10b1的第二表面10b2(以下简称为表面10b2)。核心层10b的表面10b1面对扩散层10a且核心层10b的表面10b2面对扩散层10c。

扩散层10a可包含掺杂N型杂质的半导体层。扩散层10a与核心层10b可具有相同的导电类型，然而扩散层10a的杂质浓度可高于核心层10b的杂质浓度，因此在图1中标示为“N+”区域。在本公开中使用的“N+”区域或“P+”区域中的杂质浓度高于其邻近区域中的杂质浓度。扩散层10a可包含第一表面10a1(以下简称为表面10a1)及相对于表面10a1的第二表面(未标示于图中，其面对核心层10b的表面10b1)。扩散层10a的表面10a1形成衬底10的下表面。

在一些实施例中，扩散层10a可通过从衬底10的下表面向核心层10b内扩散N型杂质而形成(例如图3A所示)。在一些实施例中，扩散层10a与核心层10b之间可形成扩散边界。在一些实施例中，扩散层10a与核心层10b之间的扩散边界为高浓度N型杂质(N+)区域与N型杂质(N)区域之间的边界。

扩散层10c可包含掺杂P型杂质的半导体层，例如在图1中标示“P”的区域。扩散层10c与核心层10b可具有相反的导电类型。扩散层10c与扩散层10a可具有相反的导电类型。扩散层10c可包含第一表面(未标示于图中，其面对核心层10b的表面10b2)及相对的第二表面10c2(以下简称为表面10c2)。扩散层10c的表面10c2形成衬底10的上表面。即，扩散层10c的表面10c2与扩散层10a的表面10a1可为衬底10的两个相对的表面。

在一些实施例中，扩散层10c可通过从衬底10的上表面将一部分的N型的核心层10b反转为P型(例如图3C所示)再经扩散(例如图3F所示)而形成。例如，在一些实施例中，扩散层10c可在重掺杂接触区11扩散期间，与重掺杂接触区11同时向核心层10b内扩散，且与核心层10b之间可形成扩散边界。在一些实施例中，扩散层10c与核心层10b之间的扩散边界为P型杂质(P)区域与N型杂质(N)区域之间的边界或PN结(PN junction)S2。

重掺杂区11可位于衬底10中。在一些实施例中，重掺杂区11可被扩散层10c包围。例如，重掺杂区11可位于扩散层10c中。例如，从剖面图观看时，重掺杂区11可位于左右两个扩散层10c之间。

重掺杂区11可包含掺杂P型杂质的半导体层。重掺杂区11与扩散层10c可具有相同的导电类型，然而重掺杂区11的杂质浓度可高于扩散层10c的杂质浓度，因此在图1中标示为“P+”区域。

在一些实施例中，重掺杂区11可通过从衬底10的上表面向核心层10b内扩散P型杂质而形成(例如图3F所示)。在一些实施例中，重掺杂区11与核心层10b之间可形成扩散边界。在一些实施例中，重掺杂区11与核心层10b之间的扩散边界为P型杂质(P)区域与N型杂质(N)区域之间的边界或PN结S1。

在一些实施例中，重掺杂区11与核心层10b之间的PN结S1可称为第一PN结，扩散层10c与核心层10b之间的PN结S2可称为第二PN结。在一些实施例中，PN结S2与PN结S1可为连续的结。在一些实施例中，PN结S1在从衬底10的上表面往衬底10的下表面的方向上凸出于PN结S2。

重掺杂区11可包含第一表面(位于同PN结S1的位置)及相对的第二表面(以下简称为表面112)。表面112与扩散层10c的表面10c2可共平面。换句话说，表面112与衬底10的上表面可共平面。

在一些实施例中，重掺杂区11可往核心层10b延伸，其第一表面(位于同PN结S1的位置)可达到核心层10b的表面10b2。例如，PN结S1可与核心层10b的表面10b2共平面。在一些实施例中，重掺杂区11可往核心层10b延伸，其第一表面(位于同PN结S1的位置)可达到核心层10b的表面10b2与表面10b1之间但未达到表面10b1。例如，PN结S1可位于核心层10b的表面10b2与表面10b1之间。例如，PN结S1可超过表面10b2但未超过表面10b1。

隔离结构12可位于衬底10中。隔离结构12可包含掺杂N型杂质的半导体层。隔离结构12与核心层10b可具有相同的导电类型，然而隔离结构12的杂质浓度可高于核心层10b的杂质浓度，因此在图1中标示为“N+”区域。

在一些实施例中，隔离结构12可环绕扩散层10c。在一些实施例中，隔离结构12可环绕重掺杂区11。例如，从剖面图观看时，重掺杂区11可位于左右两个隔离结构12之间。扩散层10c可将重掺杂区11与左右两个隔离结构12隔开。例如，扩散层10c可位于重掺杂区11与隔离结构12之间。

在一些实施例中，隔离结构12可通过从衬底10的上表面向核心层10b内扩散N型杂质而形成(例如图3F所示)。在一些实施例中，隔离结构12与扩散层10c之间可形成扩散边界。在一些实施例中，隔离结构12与扩散层10c之间的扩散边界为N型杂质(N)区域与P型杂质(P)区域之间的边界或PN结S3。在一些实施例中，隔离结构12与扩散层10c之间的PN结S3可称为第三PN结。在一些实施例中，PN结S3与PN结S2可为连续的结。

在一些实施例中，隔离结构12与核心层10b之间可形成扩散边界。在一些实施例中，隔离结构12与核心层10b之间的扩散边界为高浓度N型杂质(N+)区域与N型杂质(N)区域之间的边界。

在一些实施例中，隔离结构12与重掺杂区11可同时扩散。例如，隔离结构12与重掺杂区11可在同一步骤中形成。在一些实施例中，隔离结构12可往核心层10b延伸，其一表面可达到核心层10b的表面10b2。例如，隔离结构12与核心层10b的扩散边界可与核心层10b的表面10b2共平面。在一些实施例中，隔离结构12可往核心层10b延伸，其一表面可达到核心层10b的表面10b2与表面10b1之间但未达到表面10b1。例如，隔离结构12与核心层10b的扩散边界可位于核心层10b的表面10b2与表面10b1之间。例如，隔离结构12与核心层10b的扩散边界可超过表面10b2但未超过表面10b1。

电极层15(或称为第一电极层15)可位于衬底10的下表面上。例如，电极层15可安置于扩散层10a的表面10a1上。例如，电极层15可接触或覆盖扩散层10a的一部分。例如，电极层15可完全覆盖扩散层10a的表面10a1。电极层15可视为功率二极管元件1的一电性端点。例如，电极层15可电连接到功率二极管元件1的一电性端点。

电极层13(或称为第二电极层13)可位于衬底10的上表面上。例如，电极层13可安置于重掺杂区11的表面112上。例如，电极层13可接触或覆盖重掺杂区11的一部分。例如，电极层13可接触或覆盖隔离结构12的一部分。电极层13可视为功率二极管元件1的一电性端点。例如，电极层13可电连接到功率二极管元件1的一电性端点。衬底10可被包夹在电极层15与电极层13之间。

在一些实施例中，当从剖面图观看时，电极层15的宽度可大于电极层13的宽度。在一些实施例中，电极层15的总表面积可大于电极层13的总表面积。

在一些实施例中，电极层15及电极层13可包括铜(Cu)、金(Au)、银(Ag)、铝(Al)、镍(Ni)、钛(Ti)、钨(W)、锡(Sn)，或其它金属或合金。在一些实施例中，电极层15及电极层13可包括相同的材料，例如均为铝。在一些实施例中，电极层15及电极层13可包括相异的材料，例如电极层15为铝，电极层13为银、镍，或钛。

钝化层14可位于衬底10的上表面上。例如，钝化层14可安置于重掺杂区11的表面112上。例如，钝化层14可安置于扩散层10c的表面10c2上。例如，钝化层14可接触或覆盖重掺杂区11的表面112的一部分。例如，钝化层14可接触或覆盖扩散层10c的表面10c2的一部分。例如，钝化层14可完全覆盖扩散层10c的表面10c2。例如，钝化层14可接触或覆盖隔离结构12的一部分。

在一些实施例中，钝化层14可环绕电极层13。例如，从剖面图观看时，电极层13可位于左右两个钝化层14之间。在一些实施例中，钝化层14与电极层13可共平面。然而在其它实施例中，钝化层14与电极层13可不共平面。例如，钝化层14的边缘可被电极层13覆盖。例如，在从衬底10的上表面往衬底10的下表面的方向上，钝化层14与电极层13可彼此重合。

在一些实施例中，扩散层10c可作为降低表面电场层。例如，扩散层10c可达到更均匀的电场分布，而增加功率二极管元件1的击穿电压。

在一些实施例中，扩散层10c与核心层10b可作为空乏延展区DR。扩散层10c与核心层10b可舒缓原本集中在重掺杂接触区11与隔离结构12之间的电场。例如，由于扩散层10c与核心层10b的杂质掺杂浓度低于隔离结构12，当功率二极管元件1被施加逆向偏压时，扩散层10c与核心层10b内的载子会被耗尽(depleted)，空乏延展区DR会变宽，从而增加功率二极管元件1的击穿电压，换句话说，依据不同的耐压需求，可以调整扩散层10c的长度，达到舒缓电场强度的作用。

图2A所示为功率二极管元件1的局部放大图。具体来说，图2A描绘图1中的功率二极管元件部分2a。图2与图1中相同或相似的元件以相同的元件符号标示，关于所述元件的详细描述将不再赘述。

在一些实施例中，衬底10的厚度10h可介于约240微米(μm)与约280μm之间，例如约260μm。在一些实施例中，扩散层10a的厚度10ah可介于约110μm与约150μm之间，例如约130μm。在一些实施例中，核心层10b的厚度10bFh可介于约80μm与约120μm之间，例如约100μm。在一些实施例中，扩散层10c的厚度10ch可介于约10μm与约50μm之间，例如约30μm。

在一些实施例中，扩散层10c的厚度10ch与核心层10b的厚度10bh可不相同。例如，扩散层10c的厚度10ch可小于核心层10b的厚度10bh。例如，核心层10b的厚度10bh可为扩散层10c的厚度10ch的三倍以上。

在一些实施例中，扩散层10c的厚度10ch与扩散层10a的厚度10ah可不相同。例如，扩散层10c的厚度10ch可小于扩散层10a的厚度10ah。例如，扩散层10a的厚度10ah可为扩散层10c的厚度10ch的四倍以上。

在一些实施例中，重掺杂区11的深度11h可介于约10μm与约50μm之间，例如约30μm。在一些实施例中，隔离结构12的深度12h可介于约30μm与约70μm之间，例如约50μm。在一些实施例中，隔离结构12的深度12h可大于重掺杂区11的深度11h。例如，隔离结构12与重掺杂区11可同时扩散(例如图3F所示)，而隔离结构12的载子扩散速度可比重掺杂区11的载子扩散速度更快。

在一些实施例中，重掺杂区11的深度11h与扩散层10c的厚度10ch可大致上相等。在一些实施例中，重掺杂区11的深度11h可大于扩散层10c的厚度10ch。在一些实施例中，使扩散层10c的厚度10ch小于核心层10b的厚度10bh可能使工艺成本变高。然而，透过控制扩散层10c的厚度10ch，使厚度10ch介于约10μm与约50μm之间(例如约30μm)，以使重掺杂区11可扩散进核心层10b中，可提高功率二极管元件1的浪涌能力(surge capacity)。

在一些实施例中，重掺杂区11与隔离结构12之间的距离D1可介于约160μm与约140μm之间，例如约150μm。在一些实施例中，可通过调整距离D1来调整击穿电压。当所需承受的击穿电压越高，距离D1需要越大。在一些实施例中，隔离结构12可作为切割道。在一些实施例中，隔离结构12的距离D2可约为2.5密耳(mil)或63.5μm。

在一些实施例中，钝化层14可包含具有多层的层叠结构。例如，钝化层14可包含氧化物层14a、氮化物层14b、氧化物层14c及绝缘层14d。氧化物层14a及氧化物层14c可包含低温氧化物层(low temperature oxide，LTO)。氧化物层14a及氧化物层14c可经布置以作为应力缓冲层。氮化物层14b可包含氮化硅(Si

图2B绘示图2A中的功率二极管元件部分2a沿线X-X的电场强度曲线图。其中X轴代表沿线X-X的位置，单位是μm；Y轴代表电场强度，单位是伏特/米(V/m)。图2B的位置L1对应图2A的位置L1且图2B的位置L2对应图2A的位置L2。电场峰值P1为1.05×10

上述多个实施例有关使用N型单晶硅片制成的功率二极管元件。应当知道，掺杂类型相反的P型单晶硅片制成的功率二极管元件也在本公开的保护范围之内。在一个实施例中，第一导电类型指掺杂N型杂质，第二导电类型指掺杂P型杂质。在另外一个实施例中，第一导电类型指掺杂P型杂质，第二导电类型指掺杂N型杂质。

参照图3A至图3G，图3A至图3G所示为功率二极管元件1的制造方法的实施例的示意图。和图2A相同，图3A至图3G的实施例中是以图1中的功率二极管元件部分2a在各阶段中的结构来进行示例性的说明。因此，图3A至图3G和图1中相同或相似的元件以相同的元件符号标示，关于所述元件的详细描述将不再赘述。此些附图中的至少一些附图已经简化，以便更好地理解本公开的方面。

参照图3A，所述制造方法包含在衬底10中形成扩散层10a。衬底10可包含掺杂N型或P型杂质的半导体衬底。在图3A至图3G所示的实施例及以下说明中以使用N型硅片作为衬底10为例。在一些实施例中，衬底10的厚度10h'可介于约480μm与约520μm之间。在一些实施例中，可使用体积电阻率介于约45与约60Ohm-cm之间的N型硅片。

在一些实施例中，可透过背面扩散(backside diffusion)技术从衬底10的下表面扩散N型杂质。例如，可在衬底10的下表面附磷纸再进行扩散，以推进扩散边界，形成较深的N+层。在一些实施例中，可在约1280℃的温度下扩散约22小时。在一些实施例中，扩散层10a的厚度10ah可介于约110μm与约150μm之间，例如约130μm。衬底10的剩余部分可形成核心层10b。在一些实施例中，扩散层10a的表面10a1可形成衬底10的下表面，而扩散层10a与核心层10b之间可形成扩散边界(位于与核心层10b的表面10b1相同的位置)。在其它实施例中，还可使用气态或液态的N型杂质扩散源。

在其它实施例中，可通过双面扩散(double-side diffusion)技术从衬底10的上下表面扩散N型杂质。衬底10经双面扩散后形成N+/N/N+的构造。衬底10的剩余部分可形成核心层10b。例如，核心层10b可被上下两个杂质浓度较高的扩散层包夹。

参照图3B，所述制造方法包含对衬底10进行研磨(grinding)及抛光(polishing)，去除核心层10b的一部分，使衬底10的厚度10h减到介于约240μm与约280μm之间，例如约260μm。

在其它实施例中，如果通过双面扩散技术从衬底10的上下表面扩散N型杂质，那么所述制造方法包含对衬底10进行研磨及抛光以去除其中一面扩散层而露出核心层10b，并使衬底10的厚度10h减到介于约240μm与约280μm之间，例如约260μm。

参照图3C，所述制造方法包含在衬底10中形成扩散层10c。以使用硼举例来说，可使用液态源扩散、固态源扩散、或离子植入的方式，将核心层10b的一部分从N型反转为P型。在一些实施例中，是采用离子植入的方式。在一些实施例中，可透过退火、氧化、及扩散形成扩散层10c。在一些实施例中，在形成扩散层10c之前，可先在核心层10b上形成一氧化层作为缓冲层，以避免离子植入时产生缺陷。在一些实施例中，扩散层10c的表面10c2可形成衬底10的上表面，而扩散层10c与核心层10b之间可形成扩散边界(位于与核心层10b的表面10b2'相同的位置)。

参照图3D，所述制造方法包含在衬底10中形成隔离结构12。在一些实施例中，可在扩散层10c的表面10c2上形成保护层30，例如掩模或光掩模。保护层30中可形成开口30h界定形成隔离结构12的位置。在一些实施例中，以使用磷举例来说，可使用三氯氧磷(POCl

参照图3E，所述制造方法包含在衬底10中形成重掺杂区11。在一些实施例中，可去除保护层30。保护层30可通过蚀刻、剥离或其它合适的工艺去除。可在扩散层10c的表面10c2上形成保护层31，例如掩模或光掩模。保护层31中可形成开口31h界定形成重掺杂区11的位置。在一些实施例中，以使用硼举例来说，可使用三氯化硼(BCl

参照图3F，所述制造方法包含将重掺杂区11向核心层10b扩散。在一些实施例中，将重掺杂区11向核心层10b扩散使重掺杂区11的一表面可达到核心层10b的表面10b2或可达到核心层10b的表面10b2与表面10b1之间但未达到表面10b1。在一些实施例中，将重掺杂区11向核心层10b扩散使重掺杂区11与核心层10b之间形成PN结S1。

在一些实施例中，可去除保护层31。保护层31可通过蚀刻、剥离或其它合适的工艺去除。可在扩散层10c的表面10c2与重掺杂区11的表面112上形成保护层32，例如掩模或光掩模。在一些实施例中，可在约1250℃的温度下扩散约15小时。

在一些实施例中，扩散层10c与重掺杂区11可同时扩散。例如，扩散层10c与重掺杂区11可在同一步骤中形成。在一些实施例中，扩散层10c向核心层10b扩散，扩散层10c与核心层10b之间的表面10b2'(如图3E所示)向下移动为表面10b2，可形成PN结S2。

在一些实施例中，PN结S2与PN结S1可为连续的结。在一些实施例中，PN结S1在从衬底10的上表面往衬底10的下表面的方向上凸出于PN结S2。

在一些实施例中，隔离结构12与重掺杂区11可同时扩散。例如，隔离结构12与重掺杂区11可在同一步骤中形成。在一些实施例中，隔离结构12向核心层10b扩散，其一表面可达到核心层10b的表面10b2或达到核心层10b的表面10b2与表面10b1之间但未达到表面10b1。在一些实施例中，隔离结构12的载子扩散速度可比重掺杂区11的载子扩散速度更快，因此隔离结构12的深度12h可大于重掺杂区11的深度11h。

参照图3G，所述制造方法包含在衬底10的上表面上形成钝化层14。在一些实施例中，可去除保护层32。保护层32可通过蚀刻、剥离或其它合适的工艺去除。

之后，在衬底10的上下表面上通过金属掩模(metal mask)(未绘示于图中)形成电极层13及电极层15。在一些实施例中，电极层13及电极层15可通过溅镀、化学镀、电镀、印刷或其它合适的工艺形成。金属掩模可通过蚀刻、剥离或其它合适的工艺去除。经以上步骤形成的半导体结构可与图2A的功率二极管元件部分2a相同。

本案的功率二极管元件的制造方法使用N型(或P型)单晶硅片形成扩散层10c。相较于使用外延层，形成扩散层10c的成本可较低。此外，在扩散的过程中可控制扩散层10c的厚度10ch不超过50μm或不超过30μm，以使重掺杂区11较容易扩散进核心层10b中，而提高功率二极管元件1的浪涌能力。

再者，本案的功率二极管元件的制造方法使用3道光掩模。相较于形成防护环以舒缓电场分布的功率二极管元件的制造方法(通常需要至少4道光掩模)，本案需使用的光掩模数较少，因此工艺技术简化且成本较低。

在本文中可为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个组件或特征与另一或多个组件或特征的关系。除了在附图中描绘的定向之外，空间相对术语还旨在涵盖装置在使用时或运行时的不同定向。可以其它方式定向装置(旋转90度或处于其它定向)，并且同样可以相应的方式解释本文中使用的空间相对描述语。应理解，当组件被称为“连接到”或“耦合到”另一组件时，其可直接连接到或耦合到另一组件，或者可存在中间组件。

如本文所使用，术语“大约”、“基本上”、“基本”及“约”用于描述及解释小的变化。当结合事件或情形使用时，所述术语可指事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用，术语“约”总体上意味着处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可将范围表示为一个端点到另一端点或介于两个端点之间。本文公开的所有范围都包括端点，除非另有指明。术语“基本上共面”可指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前述内容概述了几个实施例的特征及本公开的详细方面。本公开中描述的实施例可容易地用作设计或修改其它工艺及结构以便于实施相同或类似目的及/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神及范围，并且在不背离本公开的精神及范围的情况下，可作出各种改变、替代及变更。