半导体封装及其制作方法

技术领域

本发明涉及半导体工艺技术领域，具体是涉及一种具有3D裸片堆叠的半导体封装及其制作方法。

背景技术

现行的3D裸片堆叠(die stacking)主要是通过微凸块(micro bump)进行芯片连接(chip connection)后，再利用穿硅通孔(TSV)将信号接出。

然而，微凸块和TSV会增加制造工艺的复杂度与成本。此外，芯片中的元件效能(device performance)会受到TSV影响，因此需有额外配置回避区(keep out zone)的需求。

发明内容

本发明的主要目的在于提供一种改良的半导体封装及其制造方法，以解决上述现有技术的不足和缺点。

本发明一方面提供一种半导体封装，包括：裸片堆叠，包括具有第一互连结构的第一半导体裸片和具有第二互连结构的第二半导体裸片，所述第二互连结构直接键合到所述第一半导体裸片的所述第一互连结构，其中，所述第二互连结构包括设置在靠近所述第一半导体裸片的外围区域的多个连接焊盘；多个第一连接件，分别设置于所述多个连接焊盘上；以及衬底，其包括多个第二连接件，设置于所述衬底的安装面上，其中，所述多个第一连接件通过各向异性导电结构电连接至所述多个第二连接件。

根据本发明实施例，所述各向异性导电结构设置于所述多个第一连接件与所述多个第二连接件之间。

根据本发明实施例，所述各向异性导电结构包括各向异性导电膜。

根据本发明实施例，所述各向异性导电结构包括各向异性导电膏。

根据本发明实施例，所述衬底包括封装衬底。

根据本发明实施例，所述衬底包括柔性印刷电路(FPC)衬底。

根据本发明实施例，所述多个第一连接件包括正面金属层。

根据本发明实施例，所述正面金属层包括铜、镍、金或其任意组合。

根据本发明实施例，所述各向异性导电结构覆盖所述多个第一连接件的侧壁和所述多个第二连接件的侧壁。

根据本发明实施例，所述各向异性导电结构与具有所述第二互连结构的所述第二半导体裸片直接接触。

本发明另一方面提供一种形成半导体封装的方法，包括：提供裸片堆叠，包括具有第一互连结构的第一半导体裸片和具有第二互连结构的第二半导体裸片，所述第二互连结构直接键合到所述第一半导体裸片的所述第一互连结构，其中，所述第二互连结构包括设置在靠近所述第一半导体裸片的外围区域中的多个连接焊盘；分别在所述多个连接焊盘上形成多个第一连接件；提供衬底，其包括多个第二连接件，设置于所述衬底的安装面上；以及将所述裸片堆叠安装到所述衬底的所述安装面上，其中，所述多个第一连接件通过各向异性导电结构电连接到所述多个第二连接件。

根据本发明实施例，所述各向异性导电结构设置在所述多个第一连接件与所述多个第二连接件之间。

根据本发明实施例，所述各向异性导电结构包括各向异性导电膜。

根据本发明实施例，所述各向异性导电结构包括各向异性导电膏。

根据本发明实施例，所述衬底包括封装衬底。

根据本发明实施例，所述衬底包括柔性印刷电路(FPC)衬底。

根据本发明实施例，所述多个第一连接件包括正面金属层。

根据本发明实施例，所述正面金属层包括铜、镍、金或其任意组合。

根据本发明实施例，所述各向异性导电结构覆盖所述多个第一连接件的侧壁和所述多个第二连接件的侧壁。

根据本发明实施例，所述各向异性导电结构与具有所述第二互连结构的所述第二半导体裸片直接接触。

附图说明

图1为本发明实施例所绘示的半导体封装的底面透视图；

图2为沿着图1中切线I-I’所示的半导体封装的剖面示意图；

图3为本发明另一实施例所绘示的半导体封装的剖面示意图；

图4至图11为本发明实施例所绘示的半导体封装的制作方法示意图；

图12至图13为本发明另一实施例所绘示的半导体封装的制作方法示意图；

图14至图15为本发明又另一实施例所绘示的半导体封装的制作方法示意图；

图16至图17为本发明又另一实施例所绘示的半导体封装的制作方法示意图；

图18为图17中的半导体封装的布局示意图；

图19为另一种半导体封装的布局的示意图；

图20为另一种半导体封装的布局的示意图；

图21为图20中沿着切线II-II’所示的剖面示意图；

图22为另一种半导体封装的布局的示意图；

图23为图22中沿着切线III-III’所示的剖面示意图；

图24为另一种半导体封装的布局的示意图；

图25为图24中沿着切线IV-IV’所示的剖面示意图。

主要元件符号说明

1 半导体封装

AC 各向异性导电结构

BB 锡球

CA 空腔

CG 间隙

CS 穿孔

CE 第二连接件

D1 第一半导体裸片

D2 第二半导体裸片

DS 裸片堆叠

FM 第一连接件

IN1 第一互连结构

IN2 第二互连结构

P 连接焊盘

PR 外围区域

S1 安装面

S2 底面

SB 衬底

W1、W2 晶片

具体实施方式

在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人员得以具以实施。

当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。

请参阅图1和图2，其中，图1为根据本发明实施例所绘示的半导体封装的底面透视图，图2为沿着图1中切线I-I’所示的半导体封装的剖面示意图。如图1和图2所示，半导体封装1包括裸片堆叠DS，包括具有第一互连结构IN1的第一半导体裸片D1和具有第二互连结构IN2的第二半导体裸片D2。第一半导体裸片D1和第二半导体裸片D2可以是不同功能的集成电路芯片。根据本发明实施例，第一半导体裸片D1和第二半导体裸片D2通过直接键合(direct bonding)技术相互连接在一起，也就是说，第二互连结构IN2直接键合到第一半导体裸片D1的第一互连结构IN1，第一互连结构IN1和第二互连结构IN2之间不需要金属凸块。更明确地，第一互连结构IN1上的铜接垫和第二互连结构IN2上的铜接垫通过铜-铜直接键合(Cu-Cu direct bonding)技术互连。

根据本发明实施例，第二互连结构IN2包括设置在靠近第一半导体裸片D1的外围区域PR的多个连接焊盘P。根据本发明实施例，于各个连接焊盘P上设置有第一连接件FM。根据本发明实施例，第一连接件FM可以包括以电镀工艺或无电电镀工艺形成的正面金属层，例如，铜、镍、金或其任意组合，但不限于此。

根据本发明实施例，裸片堆叠DS被安装在衬底SB的安装面S1上，例如，衬底SB可以包括封装衬底(package substrate)。衬底SB的安装面S1上设置有多个第二连接件CE。第二连接件CE的位置对应于第二半导体裸片D2的第二互连结构IN2上的第一连接件FM。

根据本发明实施例，通过热压接合(thermal compression bond，TCB)技术，使第一连接件FM通过各向异性导电结构AC电连接至第二连接件CE。根据本发明实施例，各向异性导电结构AC设置于第一连接件FM与第二连接件CE之间。根据本发明实施例，各向异性导电结构AC包括各向异性导电膜。根据本发明另一实施例，各向异性导电结构AC包括各向异性导电膏。

根据本发明实施例，如图2所示，各向异性导电结构AC覆盖第一连接件FM的侧壁和第二连接件CE的侧壁。根据本发明实施例，各向异性导电结构AC与具有第二互连结构IN2的第二半导体裸片D2直接接触。根据本发明实施例，在裸片堆叠DS、各向异性导电结构AC和衬底SB之间可以形成密闭的空腔CA。根据本发明实施例，在衬底SB的底面S2可以形成有多个锡球BB。

图3为根据本发明另一实施例所绘示的半导体封装的剖面示意图，其中，相同的层、区域或元件仍沿用相同的符号来表示。如图3所示，同样地，半导体封装2包括裸片堆叠DS，包括具有第一互连结构IN1的第一半导体裸片D1和具有第二互连结构IN2的第二半导体裸片D2。根据本发明实施例，第一半导体裸片D1和第二半导体裸片D2通过直接键合技术相互连接在一起，也就是说，第二互连结构IN2直接键合到第一半导体裸片D1的第一互连结构IN1，第一互连结构IN1和第二互连结构IN2之间不需要金属凸块。

根据本发明实施例，第二互连结构IN2包括设置在靠近第一半导体裸片D1的外围区域PR的多个连接焊盘P。根据本发明实施例，在各个连接焊盘P上设置有第一连接件FM。根据本发明实施例，第一连接件FM可以包括以电镀工艺或无电电镀工艺形成的正面金属层，例如，铜、镍、金或其任意组合。

根据本发明实施例，裸片堆叠DS被安装在衬底SB的安装面S1上，例如，衬底SB可以是柔性印刷电路(FPC；Flexible Printed Circuit)衬底。衬底SB的安装面S1上设置有多个第二连接件CE。第二连接件CE的位置对应于第二半导体裸片D2的第二互连结构IN2上的第一连接件FM。

根据本发明实施例，通过热压接合技术，使第一连接件FM通过各向异性导电结构AC电连接至第二连接件CE。根据本发明实施例，各向异性导电结构AC设置于第一连接件FM与第二连接件CE之间。根据本发明实施例，各向异性导电结构AC包括各向异性导电膜(ACF)。根据本发明另一实施例，各向异性导电结构AC包括各向异性导电膏(ACP)。根据本发明实施例，各向异性导电结构AC覆盖第一连接件FM的侧壁和第二连接件CE的侧壁。根据本发明实施例，各向异性导电结构AC与具有第二互连结构IN2的第二半导体裸片D2直接接触。

本发明半导体封装结构为采用各向异性导电结构AC，例如，各向异性导电膜或各向异性导电膏(ACP)，并通过热压接合(thermal compression bond，TCB)技术键合的混合键合芯片，优点是具有成本效益，适用于低引脚数(low pincount)应用，例如，显示器驱动IC(DDIC；Display Driver Integrated Circuit)。

图4至图11为根据本发明实施例所绘示的半导体封装的制作方法示意图，其中，相同的层、区域或元件仍沿用相同的符号来表示。如图4所示，先在晶片W1上形成集成电路，包含第一互连结构IN1。如图5所示，在晶片W2上形成集成电路，包含第二互连结构IN2。如图6所示，接着，对晶片W1进行薄化工艺，然后将晶片W1切割成多个第一半导体裸片D1。

如图7所示，将第一半导体裸片D1反转，然后将第一半导体裸片D1的第一互连结构IN1和晶片W2上的第二互连结构IN2通过直接键合技术相互连接在一起。第二互连结构IN2包括设置在靠近第一半导体裸片D1的外围区域PR的多个连接焊盘P。

如图8所示，在各个连接焊盘P上形成第一连接件FM。根据本发明实施例，第一连接件FM可以包括以电镀工艺或无电电镀工艺形成的正面金属层，例如，铜、镍、金或其任意组合。

如图9所示，进行晶片切割工艺，形成多个由第一半导体裸片D1和第二半导体裸片D2直接键合而成的裸片堆叠DS。

如图10所示，提供衬底SB，例如，封装衬底。衬底SB的安装面S1上。衬底SB的安装面S1上设置有多个第二连接件CE。第二连接件CE的位置对应于第二半导体裸片D2的第二互连结构IN2上的第一连接件FM。然后，在第二连接件CE上形成各向异性导电结构AC。各向异性导电结构AC可以包括各向异性导电膜或各向异性导电膏。

如图11所示，将图9中的裸片堆叠DS反转，再通过热压接合技术，使第一连接件FM通过各向异性导电结构AC电连接至第二连接件CE。根据本发明实施例，各向异性导电结构AC设置于第一连接件FM与第二连接件CE之间。根据本发明实施例，各向异性导电结构AC覆盖第一连接件FM的侧壁和第二连接件CE的侧壁。根据本发明实施例，各向异性导电结构AC与具有第二互连结构IN2的第二半导体裸片D2直接接触。最后，于衬底SB的底面S2形成锡球BB。在裸片堆叠DS、各向异性导电结构AC和衬底SB之间可以形成密闭的空腔CA。

图12至图13为根据本发明另一实施例所绘示的半导体封装的制作方法示意图，其中，相同的层、区域或元件仍沿用相同的符号来表示。如图12所示，在衬底SB的第二连接件CE上形成各向异性导电结构AC，其中，各向异性导电结构AC可以横跨在两个第二连接件CE之间。各向异性导电结构AC可以包括各向异性导电膜或各向异性导电膏。

如图13所示，通过热压接合技术，使第一连接件FM通过各向异性导电结构AC电连接至第二连接件CE。根据本发明实施例，各向异性导电结构AC设置于第一连接件FM与第二连接件CE之间。根据本发明实施例，各向异性导电结构AC覆盖第一连接件FM的侧壁和第二连接件CE的侧壁。根据本发明实施例，各向异性导电结构AC与第一半导体裸片D1和第二半导体裸片D2直接接触。根据本发明实施例，各向异性导电结构AC填满裸片堆叠DS和衬底SB之间的间隙CG。最后，在衬底SB的底面S2形成锡球BB。

图14至图15为根据本发明又另一实施例所绘示的半导体封装的制作方法示意图，其中，相同的层、区域或元件仍沿用相同的符号来表示。如图14所示，第二互连结构IN2包括设置在靠近第一半导体裸片D1的外围区域PR的多个连接焊盘P。在各个连接焊盘P上形成第一连接件FM。根据本发明实施例，第一连接件FM可以包括以电镀工艺或无电电镀工艺形成的正面金属层，例如，铜、镍、金或其任意组合。再在第一连接件FM上形成各向异性导电结构AC。各向异性导电结构AC可以包括各向异性导电膜或各向异性导电膏。

如图15所示，通过热压接合技术，使第一连接件FM通过各向异性导电结构AC电连接至衬底SB，例如，柔性印刷电路(FPC)衬底的第二连接件CE。根据本发明实施例，各向异性导电结构AC设置于第一连接件FM与第二连接件CE之间。根据本发明实施例，各向异性导电结构AC覆盖第一连接件FM的侧壁和第二连接件CE的侧壁。根据本发明实施例，各向异性导电结构AC与第二半导体裸片D2直接接触。

图16至图17为根据本发明又另一实施例所绘示的半导体封装的制作方法示意图，其中，相同的层、区域或元件仍沿用相同的符号来表示。如图16所示，在衬底SB，例如，柔性印刷电路(FPC)衬底的第二连接件CE上形成各向异性导电结构AC，其中，各向异性导电结构AC可以包括各向异性导电膜或各向异性导电膏。

如图17所示，通过热压接合技术，使裸片堆叠DS的第一连接件FM通过各向异性导电结构AC电连接至第二连接件CE。根据本发明实施例，各向异性导电结构AC设置于第一连接件FM与第二连接件CE之间。根据本发明实施例，各向异性导电结构AC覆盖第一连接件FM的侧壁和第二连接件CE的侧壁。根据本发明实施例，各向异性导电结构AC与第一半导体裸片D1和第二半导体裸片D2直接接触。

请参阅图18，其为图17中的半导体封装的布局示意图。如图18所示，衬底SB，例如，柔性印刷电路(FPC)衬底通过各向异性导电结构AC电连接至设在靠近第一半导体裸片D1的单侧的单排第一连接件FM。各向异性导电结构AC可以是带状图案，覆盖单排的第一连接件FM。

请参阅图19，其例示另一种半导体封装的布局。如图19所示，衬底SB，例如，柔性印刷电路(FPC)衬底通过各向异性导电结构AC电连接至设在靠近第一半导体裸片D1的单侧的双排第一连接件FM，其中，前排和后排的第一连接件FM可以交错排列。各向异性导电结构AC可以是带状图案，覆盖双排的第一连接件FM。

请参阅图20和图21，其中，图20例示另一种半导体封装的布局，图21为图20中沿着切线II-II’所示的剖面示意图。如图20和图21所示，衬底SB，例如，柔性印刷电路(FPC)衬底通过第二连接件CE以及各向异性导电结构AC电连接至设在靠近第一半导体裸片D1的四边的单排第一连接件FM。各向异性导电结构AC可以是环形带状图案，覆盖单排的第一连接件FM。在裸片堆叠DS、各向异性导电结构AC和衬底SB之间可以形成密闭的空腔CA。

请参阅图22和图23，其中，图22例示另一种半导体封装的布局，图23为图22中沿着切线III-III’所示的剖面示意图。如图22和图23

所示，衬底SB，例如，柔性印刷电路(FPC)衬底通过第二连接件CE以及各向异性导电结构AC电连接至设在靠近第一半导体裸片D1的四边的单排第一连接件FM。各向异性导电结构AC可以是环形带状图案，覆盖单排的第一连接件FM。相对于裸片堆叠DS的位置，在衬底SB中形成有穿孔CS，其与在裸片堆叠DS、各向异性导电结构AC和衬底SB之间的空腔CA连通。

请参阅图24和图25，其中，图24例示另一种半导体封装的布局，图25为图24中沿着切线IV-IV’所示的剖面示意图。如图24和图25

所示，衬底SB，例如，柔性印刷电路(FPC)衬底通过第二连接件CE以及各向异性导电结构AC电连接至设在靠近第一半导体裸片D1的四边的单排第一连接件FM。各向异性导电结构AC可以是带状图案，除了覆盖单排的第一连接件FM，也覆盖裸片堆叠DS的第一半导体裸片D1。在裸片堆叠DS和衬底SB之间的间隙CG被各向异性导电结构AC所填满。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。