半导体封装件

技术领域

本公开涉及半导体封装件及其制造方法。

背景技术

用于制造其中堆叠有多个半导体芯片的多芯片封装件的裸片到晶片(die-to-wafer)接合工艺可以使用混合接合方法，该混合接合方法在不使用焊料凸块的情况下直接将焊盘接合到焊盘并且将绝缘膜接合到绝缘膜。在将最靠上的裸片接合到位于该最靠上的裸片下方的裸片的情况下，如果位于最靠上的裸片下方的裸片的上表面是凹凸不平的或者具有不规则的表面，则可能无法适当地接合最靠上的裸片，或者可能产生空隙。

发明内容

本公开的各方面提供了一种具有改善的产品可靠性的半导体封装件。

本公开的各方面还提供了一种制造具有改善的产品可靠性的半导体封装件的方法。

然而，本公开的各方面不限于本文阐述的那些方面。通过参考下面给出的本公开的详细描述，本公开的上述及其他方面将变得对于本公开所属于的本领域的普通技术人员而言更清楚。

根据本公开的一个方面，提供了一种半导体封装件，所述半导体封装件包括：第一半导体芯片，所述第一半导体芯片包括具有彼此相反的第一表面和第二表面的第一半导体基板、位于所述第一半导体基板的所述第一表面上的第一接合层、位于所述第一半导体基板的所述第二表面上的第二接合层、以及位于所述第一半导体基板中的第一贯通通路；连接端子，所述连接端子位于所述第一接合层上；芯片堆叠件，所述芯片堆叠件包括多个第二半导体芯片并且位于所述第一半导体芯片上，每个所述第二半导体芯片包括：具有彼此相反的第三表面和第四表面的第二半导体基板、位于所述第二半导体基板的所述第三表面上的第三接合层、位于所述第二半导体基板的所述第四表面上的第四接合层、以及位于所述第二半导体基板中的第二贯通通路，其中所述第三表面面向所述第一半导体基板的所述第二表面；第一模制层，所述第一模制层位于所述第一半导体芯片上，所述第一模制层在平面图中围绕所述芯片堆叠件并且暴露所述芯片堆叠件的上表面；第五接合层，所述第五接合层位于所述第一模制层上并且位于所述芯片堆叠件的被所述第一模制层暴露的所述上表面上；虚设半导体芯片，所述虚设半导体芯片位于所述第五接合层上，所述虚设半导体芯片包括虚设半导体基板和位于所述虚设半导体基板上的第六接合层；以及第二模制层，所述第二模制层位于所述第五接合层上，所述第二模制层在平面图中围绕所述虚设半导体芯片，其中，所述第二接合层和所述第三接合层中的每对相邻的第二接合层和第三接合层接合在一起，所述第三接合层和所述第四接合层中的每对相邻的第三接合层和第四接合层接合在一起，所述第五接合层接合到所述第四接合层中的与所述第五接合层相邻的第四接合层，所述第五接合层和所述第六接合层接合在一起，所述第五接合层的下表面具有波浪状形状，并且所述第五接合层的上表面是平坦的。

根据本公开的前述及其他实施例，提供了一种半导体封装件，所述半导体封装件包括：第一半导体芯片，所述第一半导体芯片包括第一接合层；芯片堆叠件，所述芯片堆叠件电连接到所述第一半导体芯片并且包括堆叠在所述第一半导体芯片上的多个第二半导体芯片，每个所述第二半导体芯片包括彼此相对的第二接合层和第三接合层；第一模制层，所述第一模制层在平面图中围绕所述芯片堆叠件的整个侧表面，位于所述第一半导体芯片上；第四接合层，所述第四接合层沿着所述第一模制层的上表面和所述芯片堆叠件的上表面延伸；虚设半导体芯片，所述虚设半导体芯片包括第五接合层，位于所述第四接合层上，并且未电连接到所述芯片堆叠件；以及第二模制层，所述第二模制层在平面图中围绕所述虚设半导体芯片的至少一部分并且位于所述第四接合层上，其中，所述第一接合层以及所述第二接合层中的与所述第一接合层相邻的第二接合层接合在一起，所述第二接合层和所述第三接合层中的每对相邻的第二接合层和第三接合层接合在一起，并且所述第五接合层以及所述第三接合层中的与所述第五接合层相邻的第三接合层接合在一起，并且所述第四接合层和所述第五接合层接合在一起。

根据本公开的前述及其他实施例，提供了一种半导体封装件，所述半导体封装件包括：第一半导体芯片；芯片堆叠件，所述芯片堆叠件包括堆叠在所述第一半导体芯片上的多个第二半导体芯片；第一模制层，所述第一模制层与所述第一半导体芯片的上表面和所述芯片堆叠件的侧表面接触，并且暴露所述芯片堆叠件的上表面；接合层，所述接合层与所述第一模制层的上表面和所述芯片堆叠件的所述上表面接触；虚设半导体芯片，所述虚设半导体芯片位于所述接合层上；以及第二模制层，所述第二模制层位于所述虚设半导体芯片的至少一部分上并且位于所述接合层上，其中，所述芯片堆叠件的所述上表面具有波浪状形状，并且所述接合层的上表面是平坦的。

根据本公开的前述及其他实施例，提供了一种制造半导体封装件的方法，所述方法包括：形成其中堆叠有多个第二半导体芯片的芯片堆叠件；在所述第一半导体芯片上接合所述芯片堆叠件；在所述第一半导体芯片上形成第一模制层，所述第一模制层在平面图中围绕所述芯片堆叠件的侧表面并且暴露所述芯片堆叠件的上表面；形成第一接合层，所述第一接合层沿着所述第一模制层的上表面和所述芯片堆叠件的所述上表面延伸；以及在所述第一接合层上接合虚设半导体芯片。

应当注意，本公开的效果不限于上述那些效果，并且根据以下描述，本公开的其他效果将是清楚的。

附图说明

通过参考附图详细地描述本公开的示例实施例，本公开的上述及其他方面和特征将变得更清楚，在附图中：

图1是根据本公开的一些实施例的半导体封装件的截面图；

图2是图1的区域R1的放大截面图；

图3是图1的区域R2的放大截面图；

图4和图5是根据本公开的一些实施例的半导体封装件的截面图；

图6是根据本公开的一些实施例的半导体封装件的平面图；

图7是沿着图6的线I-I截取的截面图；

图8至图10是根据本公开的一些实施例的半导体封装件的平面图；以及

图11至图18是图示了根据本公开的一些实施例的制造半导体封装件的方法的截面图。

具体实施方式

在下文中，将参考附图详细地描述实施例。在本说明书中，同样的附图标记可以指示同样的部件。将理解，尽管可以在本文中使用术语第一、第二等来描述各种元件，但是这些元件不应当受到这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不背离本发明构思的教导的情况下，下面讨论的第一元件、第一部件或第一部分能够被称为第二元件、第二部件或第二部分。如本文所使用的，术语“和/或”包括一个或更多个相关列举项目的任何和所有组合。注意，尽管未相对于针对一个实施例描述的方面具体地描述，但是可以在不同实施例中并入各方面。也就是说，所有实施例和/或任何实施例的特征能够以任何方式和/或组合进行组合。下文现在将描述根据本发明构思的半导体封装件及其制造方法。图1是根据本公开的一些实施例的半导体封装件的截面图。图2是图1的区域R1的放大截面图。

图3是图1的区域R2的放大截面图。为了便于图示，在图3中未图示多个第二半导体芯片201至208中的每一者的第二半导体元件层220、第二芯片布线层230、第三接合层240、第四接合层250、第三接合焊盘242和第四接合焊盘252。

参考图1和图2，半导体封装件可以包括第一半导体芯片100、第一连接端子160、芯片堆叠件200、第一模制层260、第五接合层300、虚设半导体芯片400和第二模制层460。

第一半导体芯片100可以包括第一半导体基板110、第一半导体元件层120、第一芯片布线层130、第一接合层140、第二接合层150和第一贯通通路(through vias)112。

第一半导体基板110可以具有彼此相反的第一表面110a和第二表面110b。第一表面110a可以是第一半导体基板110的在第三方向DR3上的下表面，而第二表面110b可以是第一半导体基板110的在第三方向DR3上的上表面。第一半导体基板110的第一表面110a可以是形成有第一半导体元件层120的有源表面。

第三方向DR3可以被认为是垂直方向并且可以与第一方向DR1和第二方向DR2相交，第一方向DR1和第二方向DR2可以被认为是水平方向或横向方向。第一方向DR1和第二方向DR2可以是与第一半导体基板110的第一表面110a或第二表面110b平行的方向，而第三方向DR3可以是与第一半导体基板110的第一表面110a垂直的方向。如本文所使用的术语“最靠上的表面”、“上表面”、“上部”、“最靠下的表面”、“下表面”和“下部”可以是基于第三方向DR3而定义的。

第一半导体元件层120可以设置在第一半导体基板110的第一表面110a上。

第一芯片布线层130可以设置在第一半导体元件层120上。第一芯片布线层130可以电连接到第一半导体元件层120。第一芯片布线层130可以包括第一芯片间布线绝缘膜134以及位于第一芯片间布线绝缘膜134中的第一芯片布线结构132。第一芯片布线结构132可以包括多层布线图案和连接多层布线图案的通路。例如，第一半导体元件层120可以与第一芯片布线结构132的最靠上的布线图案接触。第一芯片布线结构132的布局和数目以及每个第一芯片布线结构132的层数仅仅是示例，而不是限制性的。

第一接合层140可以设置在第一芯片布线层130上。第一接合层140可以电连接到第一芯片布线层130。第一接合层140可以电连接到第一半导体元件层120。第一接合层140可以包括第一接合绝缘膜144以及位于第一接合绝缘膜144中的第一接合焊盘142。第一接合焊盘142可以与例如第一芯片布线结构132的最靠下的布线图案接触。

第一贯通通路112可以设置在第一半导体基板110中。第一贯通通路112可以通过第一半导体基板110和第一半导体元件层120电连接到第一接合层140。例如，第一贯通通路112可以与第二接合焊盘152以及第一芯片布线结构132的最靠上的布线图案接触。

第二接合层150可以设置在第一半导体基板110的第二表面110b上。第二接合层150可以电连接到第一贯通通路112。第二接合层150可以包括第二接合绝缘膜154以及位于第二接合绝缘膜154中的第二接合焊盘152。第二接合焊盘152可以与例如第一贯通通路112接触。

第一连接端子160可以设置在第一半导体芯片100上。第一连接端子160可以设置在第一接合层140上。第一连接端子160可以设置在第一接合焊盘142上。第一连接端子160可以与第一接合焊盘142接触。第一连接端子160可以电连接到第一接合焊盘142。

第一连接端子160可以包括例如焊球、凸块或凸块下金属层(under-bumpmetallurgy，UBM)。第一连接端子160可以包括诸如锡(Sn)之类的金属，但是本公开的实施例不限于此。

芯片堆叠件200可以设置在第一半导体芯片100上。芯片堆叠件200可以包括第二半导体芯片201至208。第二半导体芯片201至208可以沿第三方向DR3堆叠。第二半导体芯片201至208的数目仅仅是示例，而不是限制性的。

例如，第二半导体芯片201至208均可以包括第二半导体基板210、第二半导体元件层220、第二芯片布线层230、第三接合层240和第四接合层250。例如，第二半导体芯片201至207均可以进一步包括第二贯通通路212。也就是说，在芯片堆叠件200的顶部的第二半导体芯片208可以不包括第二贯通通路212。

第二半导体基板210可以具有彼此相反的第三表面210a和第四表面210b。第三表面210a可以面向第一半导体基板110的第二表面110b。第三表面210a可以是第二半导体基板210的下表面，并且第四表面210b可以是第二半导体基板210的上表面。

第二半导体元件层220可以设置在第二半导体基板210的第三表面210a上。

第一半导体元件层120和第二半导体元件层220可以包括各种微电子元件，诸如例如，金属氧化物半导体场效应晶体管(例如，互补金属氧化物半导体(CMOS)晶体管)、系统大规模集成(LSI)、闪存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)或电阻式随机存取存储器(ReRAM)、成像传感器(例如，CMOS成像传感器(CIS))、微机电系统(MEMS)、有源元件和/或无源元件。

第二芯片布线层230可以设置在第二半导体元件层220上。第二芯片布线层230可以电连接到第二半导体元件层220。第二芯片布线层230可以包括第二芯片间布线绝缘膜234以及位于第二芯片间布线绝缘膜234中的第二芯片布线结构232。第二芯片布线结构232可以包括多层布线图案和连接多层布线图案的通路。例如，第二半导体元件层220可以与第二芯片布线结构232的最靠上的布线图案接触。第二芯片布线结构232的布局和数目以及每个第二芯片布线结构232的层数仅仅是示例，而不是限制性的。

第一芯片布线结构132和第二芯片布线结构232可以包括例如钨(W)、铝(Al)和/或铜(Cu)，但是本公开的实施例不限于此。

第三接合层240可以设置在第二芯片布线层230上。第三接合层240可以电连接到第二芯片布线层230。第三接合层240可以电连接到第二半导体元件层220。第三接合层240可以包括第三接合绝缘膜244以及位于第三接合绝缘膜244中的第三接合焊盘242。第三接合焊盘242可以与例如第二芯片布线结构232的最靠下的布线图案接触。

第二贯通通路212可以设置在第二半导体基板210中。第二贯通通路212可以通过第二半导体基板210和第二半导体元件层220电连接到第三接合层240。例如，第二贯通通路212可以与例如第四接合焊盘252以及第二芯片布线结构232的最靠上的布线图案接触。

第一贯通通路112和第二贯通通路212可以包括例如Cu、Cu合金(诸如CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe或CuW)、W、W合金、镍(Ni)、钌(Ru)和/或钴(Co)，但是本公开的实施例不限于此。

第四接合层250可以设置在第四表面210b上。第二半导体芯片201至207的第四接合层250可以电连接到其各自的第二芯片布线层230。第二半导体芯片201至207的第四接合层250均可以包括第四接合绝缘膜254以及位于第四接合绝缘膜254中的第四接合焊盘252。第四接合焊盘252可以与例如第二贯通通路212接触。在芯片堆叠件200的顶部的第二半导体芯片208的第四接合层250可以包括第四接合绝缘膜254。也就是说，第二半导体芯片208的第四接合层250可以不包括焊盘。

第一半导体芯片100的第一接合焊盘142以及第二半导体芯片201至208中的每一者的第二接合焊盘152、第三接合焊盘242和第四接合焊盘252可以包括一种或更多种材料，诸如例如，Cu、W、Al、氮化钨(WN)、氮化钽(TaN)和/或氮化钛(TiN)，但是本公开的实施例不限于此。第一半导体芯片100的第一接合绝缘膜144和第二接合绝缘膜154以及第二半导体芯片201至208中的每一者的第三接合绝缘膜244和第四接合绝缘膜254可以包括一种或更多种绝缘材料，诸如例如，SiO、SiN、SiCN、SiOC、SiON和/或SiOCN，但是本公开的实施例不限于此。

芯片堆叠件200和第一半导体芯片100可以接合在一起。在芯片堆叠件200的底部的第二半导体芯片201的第三接合层240可以与第一半导体芯片100的第二接合层150接触。第二半导体芯片201的第三接合层240和第一半导体芯片100的第二接合层150可以直接接合在一起。第二半导体芯片201的第三接合层240和第一半导体芯片100的第二接合层150可以通过混合接合方法(例如，金属对电介质接合方法)接合。例如，第二半导体芯片201的第三接合焊盘242可以直接接合到第一半导体芯片100的第二接合焊盘152，并且第二半导体芯片201的第三接合绝缘膜244可以直接接合到第一半导体芯片100的第二接合绝缘膜154。第一半导体芯片100和第二半导体芯片201可以通过第一半导体芯片100的第二接合焊盘152和第二半导体芯片201的第三接合焊盘242电连接。

第二半导体芯片201的第三接合焊盘242和第一半导体芯片100的第二接合焊盘152可以通过金属对金属接合方法接合。例如，第二半导体芯片201的第三接合焊盘242和第一半导体芯片100的第二接合焊盘152可以包括Cu并且可以通过Cu-Cu接合方法接合。

第二半导体芯片201的第三接合绝缘膜244和第一半导体芯片100的第二接合绝缘膜154可以通过电介质对电介质接合方法接合。第二半导体芯片201的第三接合绝缘膜244和第一半导体芯片100的第二接合绝缘膜154可以包括相同材料。在其他实施例中，第二半导体芯片201的第三接合绝缘膜244和第一半导体芯片100的第二接合绝缘膜154可以包括不同材料。第二半导体芯片201的第三接合绝缘膜244和第一半导体芯片100的第二接合绝缘膜154可以包括例如氧化硅和/或氮氧化硅。

芯片堆叠件200的第二半导体芯片201至208可以彼此接合。芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合层240和第四接合层250可以彼此接触并且可以直接接合在一起。第二半导体芯片201至208可以通过混合接合方法彼此接合。例如，芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合焊盘242和第四接合焊盘252可以直接接合在一起，并且芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合绝缘膜244和第四接合绝缘膜254可以直接接合在一起。芯片堆叠件200的每两个相邻的第二半导体芯片可以通过第三接合焊盘242和第四接合焊盘252电连接。

芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合焊盘242和第四接合焊盘252可以通过金属对金属接合方法接合，并且芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合绝缘膜244和第四接合绝缘膜254可以通过电介质对电介质接合方法接合。例如，芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合焊盘242和第四接合焊盘252可以包括Cu并且可以通过Cu-Cu接合方法接合。芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合绝缘膜244和第四接合绝缘膜254可以包括相同材料。在其他实施例中，芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合绝缘膜244和第四接合绝缘膜254可以包括不同材料。芯片堆叠件200的每两个相邻的第二半导体芯片的第三接合绝缘膜244和第四接合绝缘膜254可以包括例如氧化硅和/或氮氧化硅。

第一模制层260可以设置在第一半导体芯片100上。当在平面图中观察时，第一模制层260可以与例如芯片堆叠件200的整个侧表面接界或者围绕例如芯片堆叠件200的整个侧表面。第一模制层260可以沿着例如第一半导体芯片100的整个上表面和芯片堆叠件200的整个侧表面延伸。第一模制层260可以与例如芯片堆叠件200和第一半导体芯片100接触。第一模制层260可以暴露芯片堆叠件200的上表面200us。芯片堆叠件200的上表面200us可以是在芯片堆叠件200的顶部的第二半导体芯片208的上表面。

第五接合层300可以设置在芯片堆叠件200和第一模制层260上。第五接合层300可以沿着例如芯片堆叠件200的整个上表面200us和第一模制层260的整个上表面延伸。第五接合层300可以与芯片堆叠件200的上表面200us和第一模制层260的上表面接触。芯片堆叠件200的上表面200us可以是第五接合层300的下表面。

第五接合层300可以包括例如一种或更多种绝缘材料，诸如SiO、SiN、SiCN、SiOC、SiON和/或SiOCN，但是本公开的实施例不限于此。第五接合层300可以不包括焊盘。第五接合层300可以是单个膜。

第五接合层300和芯片堆叠件200可以接合在一起。例如，第五接合层300可以直接接合到第二半导体芯片208的第四接合层250。第五接合层300以及第二半导体芯片208的第四接合层250可以通过电介质对电介质接合方法接合。第五接合层300以及第二半导体芯片208的第四接合层250可以包括相同材料。在其他实施例中，第五接合层300以及第二半导体芯片208的第四接合层250可以包括不同材料。例如，第五接合层300以及第二半导体芯片208的第四接合层250可以包括氧化硅和/或氮氧化硅。

虚设半导体芯片400可以设置在第五接合层300上。例如，虚设半导体芯片400的宽度可以与芯片堆叠件200在第一方向DR1上的宽度基本上相同。例如，虚设半导体芯片400的宽度可以不同于芯片堆叠件200的宽度，并且可以小于第一半导体芯片100的宽度。

虚设半导体芯片400可以包括虚设半导体基板410和第六接合层440。虚设半导体芯片400可以是不包括电路层的半导体基板。

第一半导体芯片100的第一半导体基板110、第二半导体芯片201至208的第二半导体基板210、以及虚设半导体芯片400的虚设半导体基板410可以包括例如体硅(Si)或绝缘体上硅(silicon-on-insulator，SOI)。在其他实施例中，第一半导体芯片100的第一半导体基板110、第二半导体芯片201至208的第二半导体基板210、以及虚设半导体芯片400的虚设半导体基板410可以是Si基板或者可以包括除Si以外的另一材料，诸如例如，硅锗(SiGe)、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓，但是本公开的实施例不限于此。

第六接合层440可以设置在虚设半导体基板410上。第六接合层440可以设置在虚设半导体基板410与第五接合层300之间。

第六接合层440可以包括例如一种或更多种绝缘材料，诸如SiO、SiN、SiCN、SiOC、SiON和/或SiOCN，但是本公开的实施例不限于此。第六接合层440可以不包括焊盘。由于第二半导体芯片208的第四接合层250、第五接合层300、以及虚设半导体芯片400的第六接合层440不包括焊盘，因此第二半导体芯片208的第四接合层250、第五接合层300、以及虚设半导体芯片400的第六接合层440可以彼此未电连接。也就是说，虚设半导体芯片400可以未电连接到芯片堆叠件200和第一半导体芯片100。

虚设半导体芯片400可以接合到第五接合层300。虚设半导体芯片400的第六接合层440以及第五接合层300可以彼此接触。第六接合层440和第五接合层300可以直接接合在一起。第六接合层440和第五接合层300可以通过电介质对电介质接合方法直接接合在一起。第六接合层440和第五接合层300可以包括相同材料。在其他实施例中，第六接合层440和第五接合层300可以包括不同材料。第六接合层440和第五接合层300可以包括例如氧化硅和/或氮氧化硅。

第二模制层460可以设置在第五接合层300上。在平面图中，第二模制层460可以与虚设半导体芯片400的至少一部分接界或者围绕虚设半导体芯片400的至少一部分。在平面图中，第二模制层460可以与虚设半导体芯片400的侧表面接界或者围绕虚设半导体芯片400的侧表面。第一半导体芯片100的侧表面、第一模制层260的侧表面、第五接合层300的侧表面、以及第二模制层460的侧表面可以设置在相同平面上。第五接合层300可以设置在第一模制层260与第二模制层460之间。

第二模制层460可以暴露虚设半导体芯片400的上表面。

第一模制层260和第二模制层460可以包括例如绝缘聚合物材料，诸如环氧模制化合物(EMC)，但是本公开的实施例不限于此。

在一些实施例中，第一半导体芯片100以及第二半导体芯片201至208可以是半导体存储器芯片。在一些实施例中，第一半导体芯片100可以是逻辑芯片，并且第二半导体芯片201至208可以是半导体存储器芯片。在一些实施例中，第一半导体芯片100和芯片堆叠件200可以是高带宽存储器(HBM)，在这种情况下，第一半导体芯片100可以是缓冲器芯片，而第二半导体芯片201至208可以是半导体存储器芯片。第一半导体芯片100可以充当缓冲裸片，而第二半导体芯片201至208可以充当核裸片。例如，缓冲裸片也可以被称为接口裸片、基础裸片、逻辑裸片或主控裸片，而核裸片也可以被称为存储器裸片或从控裸片。

这里，逻辑芯片可以是例如中央处理单元(CPU)、图形处理单元(GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器和/或诸如专用集成电路(ASIC)的应用处理器，但是本公开的实施例不限于此。存储器半导体芯片可以是例如诸如DRAM和/或SRAM之类的易失性半导体存储器芯片或诸如PRAM、MRAM、FeRAM和/或RRAM之类的非易失性半导体存储器芯片。

参考图1至图3，当第二半导体芯片201至208被堆叠时，在芯片堆叠件200中可能发生翘曲。作为结果，芯片堆叠件200的至少一部分可以具有波浪状形状。芯片堆叠件200的上表面200us可以不是平坦的而是波浪状的。芯片堆叠件200的翘曲可能变得越靠近芯片堆叠件200的顶部越严重。也就是说，芯片堆叠件200的上表面200us可以是凹凸不平或不规则的，并且第二半导体芯片201至208的上表面的凹凸不平度可能越靠近芯片堆叠件200的顶部越增大。由于芯片堆叠件200的凹凸不平或不规则的上表面200us，可能存在虚设半导体芯片400未接合到芯片堆叠件200的上表面200us的区域，或者可能在虚设半导体芯片400与芯片堆叠件200之间产生空隙。换句话说，虚设半导体芯片400可能未适当地接合到芯片堆叠件200。

第五接合层300可以沿着芯片堆叠件200的上表面200us形成。第五接合层300的下表面可以具有波浪状形状。第五接合层300的上表面300us可以是总体平坦的。也就是说，在芯片堆叠件200上，第五接合层300的厚度t可以不一致。例如，第五接合层300的厚度t可以在芯片堆叠件200上沿第一方向DR1反复地增大然后减小。在芯片堆叠件200上第五接合层300的厚度t可以是例如

虚设半导体芯片400可以接合到第五接合层300的总体平坦的上表面300us。因此，即使芯片堆叠件200的上表面200us具有波浪状形状，也能够减少或防止虚设半导体芯片400与芯片堆叠件200之间的空隙的产生，并且虚设半导体芯片400能够适当地接合到芯片堆叠件200。

图4和图5是根据本公开的一些实施例的半导体封装件的截面图。为了方便，将在下文中主要集中于与图1至图3的实施例的不同之处描述图4和图5的实施例。

参考图4，第五接合层300可以包括多个层。

例如，第五接合层300可以包括不同的第一层310和第二层320。第二层320可以堆叠在第一层310上。第一层310可以与第一模制层260和芯片堆叠件200接触。第二层320可以与第一层310接触。虚设半导体芯片400的第六接合层440可以与第二层320接触。

第一层310和第二层320可以包括绝缘材料，诸如例如，SiO、SiN、SiCN、SiOC、SiON和/或SiOCN，但是本公开的实施例不限于此。第一层310和第二层320可以包括相同材料或不同材料。

参考图5，第二模制层460可以位于虚设半导体芯片400上并且至少部分地覆盖虚设半导体芯片400。第二模制层460可以位于虚设半导体芯片400的上表面上并且至少部分地覆盖虚设半导体芯片400的上表面。

图6是根据本公开的一些实施例的半导体封装件的平面图。图7是沿着图6的线I-I截取的截面图。为了方便，将在下文中主要集中于与图1至图5的实施例的不同之处描述图6和图7的实施例。

参考图6和图7，半导体封装件可以包括基板700、中介体800、第三半导体芯片600和半导体芯片堆叠件500。

基板700可以是用于半导体封装件的基板。基板700可以是例如印刷电路板(printed circuit board，PCB)、陶瓷基板或胶带布线基板。基板700可以包括第一基板焊盘712和第二基板焊盘742。第一基板焊盘712可以设置在基板700的下表面上，并且第二基板焊盘742可以设置在基板700的上表面上。第一基板焊盘712和第二基板焊盘742可以通过基板700中的布线电连接。

第二连接端子760可以设置在基板700的第一基板焊盘712上。第二连接端子760可以电连接到第一基板焊盘712。第二连接端子760可以包括例如焊球、凸块和UBM。第一连接端子160可以包括诸如Sn之类的金属，但是本公开的实施例不限于此。

中介体800可以设置在基板700上。中介体800可以包括第一中介体焊盘812、第二中介体焊盘842和布线图案830。第一中介体焊盘812可以设置在中介体800的下表面上，并且第二中介体焊盘842可以设置在中介体800的上表面上。第一中介体焊盘812和第二中介体焊盘842可以通过中介体800中的布线图案830电连接。

第三连接端子860可以设置在中介体800与基板700之间。第三连接端子860可以设置在中介体800的第一中介体焊盘812和基板700的第二基板焊盘742上。第三连接端子860可以电连接到中介体800的第一中介体焊盘812和基板700的第二基板焊盘742。因此，中介体800可以电连接基板700。第三连接端子860可以包括例如焊球、凸块和/或UBM。第三连接端子860可以包括诸如Sn之类的金属，但是本公开的实施例不限于此。

半导体芯片堆叠件500和第三半导体芯片600可以设置在中介体800上。半导体芯片堆叠件500和第三半导体芯片600可以彼此间隔开地设置在中介体800的上表面上。例如，半导体芯片堆叠件500和第三半导体芯片600可以在第一方向DR1上彼此间隔开。

半导体芯片堆叠件500可以对应于图1至图5中的任何一个半导体封装件。第一连接端子160可以设置在半导体芯片堆叠件500与中介体800之间。第一连接端子160可以设置在第一半导体芯片100的第一接合焊盘142和中介体800的第二中介体焊盘842上。第一连接端子160可以电连接到第一半导体芯片100的第一接合焊盘142和中介体800的第二中介体焊盘842。因此，半导体芯片堆叠件500可以电连接到中介体800。

第一底部填充物565可以设置在中介体800与半导体芯片堆叠件500之间。第一底部填充物565可以至少部分地填充中介体800与半导体芯片堆叠件500之间的空间。第一底部填充物565可以位于第一连接端子160上并且至少部分地覆盖第一连接端子160。

第三半导体芯片600可以包括第三半导体基板610、第三半导体元件层620、第三芯片布线层630、钝化膜644和芯片焊盘642。第三半导体芯片600可以是例如逻辑半导体芯片。

第三半导体基板610可以包括例如体Si或SOI。在其他实施例中，第三半导体基板610可以是Si基板或者可以包括除Si以外的材料，诸如例如，SiGe、SGOI、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓，但是本公开的实施例不限于此。

第三半导体元件层620可以设置在第三半导体基板610上。第三半导体元件层620可以设置在第三半导体基板610的下表面上。第三半导体元件层620可以包括各种微电子元件。

第三芯片布线层630可以设置在第三半导体元件层620上。第三芯片布线层630可以电连接到第三半导体元件层620。像第一芯片布线层130和第二芯片布线层230一样，第三芯片布线层630可以包括芯片间布线绝缘膜以及位于该芯片间布线绝缘膜中的芯片布线结构。第三半导体元件层620可以与第三芯片布线层630的芯片布线结构接触。

钝化膜644可以设置在第三芯片布线层630上。至少部分芯片焊盘642可以被钝化膜644暴露。芯片焊盘642的下表面可以被钝化膜644暴露。芯片焊盘642可以电连接到第三芯片布线层630。芯片焊盘642可以与第三芯片布线层630的芯片布线结构接触。

第四连接端子560可以设置在第三半导体芯片600与中介体800之间。第四连接端子560可以设置在第三半导体芯片600的芯片焊盘642和中介体800的第二中介体焊盘842上。第四连接端子560可以电连接到第三半导体芯片600的芯片焊盘642和中介体800的第二中介体焊盘842。因此，第三半导体芯片600可以电连接到中介体800。半导体芯片堆叠件500和第三半导体芯片600可以通过中介体800电连接。第四连接端子560可以包括例如焊球、凸块或UBM。第四连接端子560可以包括诸如Sn之类的金属，但是本公开的实施例不限于此。

第二底部填充物665可以设置在中介体800与第三半导体芯片600之间。第二底部填充物665可以至少部分地填充中介体800与第三半导体芯片600之间的空间。第二底部填充物665可以位于第三连接端子860上并且至少部分地覆盖第三连接端子860。第一底部填充物565和第二底部填充物665可以包括例如绝缘聚合物材料，诸如EMC，但是本公开的实施例不限于此。

图8至图10是根据本公开的一些实施例的半导体封装件的平面图。为了方便，将在下文中主要集中于与图1至图7的实施例的不同之处描述图8至图10的实施例。

参考图8，半导体封装件可以包括多个半导体芯片堆叠件500和第三半导体芯片600。半导体芯片堆叠件500和第三半导体芯片600可以设置在中介体800上。在平面图中半导体芯片堆叠件500可以设置在第三半导体芯片600周围。

例如，在平面图中四个半导体芯片堆叠件500可以设置在第三半导体芯片600周围。第三半导体芯片600的在第一方向DR1上的两侧中的每侧可以在第二方向DR2上彼此间隔开地设置两个半导体芯片堆叠件500。第三半导体芯片600可以设置在半导体芯片堆叠件500之间。

参考图9，半导体封装件可以包括多个半导体芯片堆叠件500和多个第三半导体芯片600。半导体芯片堆叠件500和第三半导体芯片600可以设置在中介体800上。

例如，可以在每个第三半导体芯片600的在第一方向DR1上的两侧中的每侧在第二方向DR2上彼此间隔开地设置两个第一半导体芯片堆叠件500。类似于已经在上面参考图8描述的内容，在平面图中每个第三半导体芯片600周围可以设置四个半导体芯片堆叠件500。

参考图10，半导体封装件可以包括多个半导体芯片堆叠件500、第三半导体芯片600和多个小芯片(chiplet)650。半导体芯片堆叠件500、第三半导体芯片600和小芯片650可以设置在中介体800上。在平面图中半导体芯片堆叠件500和小芯片650可以设置在第三半导体芯片600周围。小芯片650可以包括例如处理芯片、逻辑芯片和/或存储器芯片。

例如，在平面图中可以在第三半导体芯片600周围设置六个小芯片650。可以在第三半导体芯片600的在第二方向DR2上的两侧中的每侧在第一方向DR1上彼此间隔开地设置三个小芯片650。第三半导体芯片600可以设置在小芯片650之间。类似于已经在上面参考图8描述的内容，在平面图中在一个第三半导体芯片600周围可以设置四个半导体芯片堆叠件500。

图11至图18是图示了根据本公开的一些实施例的制造半导体封装件的方法的截面图。图13是图12的区域R3的放大截面图。图15和图16是图14的区域R3的放大截面图。

参考图11，可以提供附接有第一半导体芯片100的载体基板10。

例如，第一半导体元件层120可以形成在第一半导体基板110的第一表面110a上。第一贯通通路112可以形成在第一半导体基板110和第一半导体元件层120中。第一贯通通路112可以不从第一半导体基板110的第三表面暴露，第一半导体基板110的第三表面与第一半导体基板110的第一表面110a相反。第一芯片布线层130可以形成在第一半导体元件层120上。第一接合层140可以形成在第一芯片布线层130上。第一连接端子160可以形成在第一接合层140的第一接合焊盘142上。第一半导体芯片100可以附接到载体基板10上。第一半导体芯片100可以通过粘合层20附接到载体基板10上。随着从第一半导体基板110的第三表面执行蚀刻工艺，可以形成第一半导体基板110的第二表面110b，并且可以暴露第一贯通通路112。第二接合层150可以形成在第一半导体基板110的第二表面110b上。第二接合层150的第二接合焊盘152可以形成在第一贯通通路112上。

此后，芯片堆叠件200可以接合到第一半导体芯片100上。芯片堆叠件200可以安装在第一半导体芯片100上。

例如，每个芯片堆叠件200可以包括堆叠的多个第二半导体芯片201至208。在每个芯片堆叠件200中，成对的相邻的第二半导体芯片可以通过成对的相邻的第三接合层240和第四接合层250接合在一起，并且成对的相邻的第三接合层240和第四接合层250可以接合在一起。在第二半导体芯片201至207中的每一者中，第三接合层240的第三接合焊盘242和第四接合层250的第四接合焊盘252可以接合在一起，并且在第二半导体芯片201至208中的每一者中，第三接合层240的第三接合绝缘膜244和第四接合层250的第四接合绝缘膜254可以接合在一起。每个芯片堆叠件200的在对应的芯片堆叠件200的顶部的第二半导体芯片208的第四接合层250可以不包括焊盘。第二半导体芯片201至208可以通过混合接合方法接合在一起。在第二半导体芯片201至208中的每一者中，第三接合绝缘膜244和第四接合绝缘膜254可以通过电介质对电介质接合方法接合在一起，并且在第二半导体芯片201至207中的每一者中，第三接合焊盘242和第四接合焊盘252可以通过金属对金属接合方法接合在一起。

第一半导体芯片100和每个芯片堆叠件200可以通过成对的相邻的第二接合层150和第三接合层240接合在一起。每个芯片堆叠件200的在对应的芯片堆叠件200的底部的第二半导体芯片201的第三接合层240以及第一半导体芯片100的第二接合层150可以接合在一起。每个芯片堆叠件200的第二半导体芯片201的第三接合层240的第三接合焊盘242以及第二接合层150的第二接合焊盘152可以接合在一起。每个芯片堆叠件200的第二半导体芯片201的第三接合层240的第三接合绝缘膜244以及第二接合层150的第二接合绝缘膜154可以接合在一起。第一半导体芯片100和第二芯片堆叠件200可以通过混合接合方法接合在一起。每个芯片堆叠件200的第二半导体芯片201的第三接合层240的第三接合绝缘膜244以及第二接合层150的第二接合绝缘膜154可以通过电介质对电介质接合方法接合在一起，并且每个芯片堆叠件200的第二半导体芯片201的第三接合层240的第三接合焊盘242以及第二接合层150的第二接合焊盘152可以通过金属对金属接合方法接合在一起。

参考图12，第一模制层260可以形成在第一半导体芯片100上。第一模制层260可以至少部分地填充成对的相邻的芯片堆叠件200之间的间隙。第一模制层260可以在平面图中与每个芯片堆叠件200的整个侧表面接界或者围绕每个芯片堆叠件200的整个侧表面，并且可以暴露芯片堆叠件200的上表面200us。例如，第一模制层260可以位于第一半导体芯片100和芯片堆叠件200上并且至少部分地覆盖第一半导体芯片100和芯片堆叠件200。可以对第一模制层260执行平坦化工艺，并且结果，可以暴露芯片堆叠件200的上表面200us。

参考图13，芯片堆叠件200的上表面200us可以具有波浪状形状。芯片堆叠件200的上表面200us可以是凹凸不平或不规则的。

参考图14，第五接合层300可以形成在第一模制层260和芯片堆叠件200上。第五接合层300可以沿着第一模制层260的上表面和芯片堆叠件200的上表面200us延伸。

参考图15，第五接合层300的下表面可以与芯片堆叠件200的上表面200us和第一模制层260的上表面接触。第五接合层300的下表面可以具有波浪状形状。第五接合层300的下表面可以是凹凸不平或不规则的。第五接合层300的下表面可以沿着第一模制层260的上表面和芯片堆叠件200的上表面200us共形地形成。第五接合层300的上表面300us可以具有波浪状形状。第五接合层300的上表面300us可以是凹凸不平或不规则的。

参考图16，可以对第五接合层300执行平坦化工艺。结果，第五接合层300的上表面300us可以变得总体平坦。第五接合层300在芯片堆叠件200上的厚度t可以是例如

参考图17，虚设半导体芯片400可以接合到第五接合层300。

例如，可以提供包括虚设半导体基板410以及在虚设半导体基板410上形成的第六接合层440的虚设半导体芯片400。第六接合层440可以不包括焊盘。虚设半导体芯片400的第六接合层440可以接合到第五接合层300。虚设半导体芯片400的第六接合层440以及芯片堆叠件200的第二半导体芯片201的第三接合层240可以通过电介质对电介质接合方法接合在一起。

参考图18，第二模制层460可以形成在第五接合层300上。第二模制层460可以位于至少部分虚设半导体芯片400上并且可以覆盖至少部分虚设半导体芯片400。第二模制层460可以至少部分地填充成对的相邻的虚设半导体芯片400之间的间隙。例如，第二模制层460可以被形成为位于虚设半导体芯片400上并且至少部分地覆盖虚设半导体芯片400，然后，可以执行平坦化工艺。因此，第二模制层460可以暴露或至少部分地覆盖虚设半导体芯片400的上表面。

此后，可以执行锯切(sawing)工艺，从而获得像图1至图5的半导体封装件一样的多个半导体封装件。因此，第一半导体芯片100的侧表面、第一模制层260的侧表面、第五接合层300的侧表面、以及第二模制层460的侧表面可以设置在相同平面上。

已经在上面参考附图描述了本公开的实施例，但是本公开不限于此，并且可以被以各种不同的形式实现。将理解，在不改变本公开的技术精神或要点的情况下，能够以其他特定形式实现本公开。因此，应当理解，本文阐述的实施例在所有方面是说明性的，而不是限制性的。