一种随机存储器及其灵敏放大补偿电路

技术领域

本申请涉及存储技术领域，特别涉及一种随机存储器及其灵敏放大补偿电路。

背景技术

读取随机存储器中存储单元(memory cell)里面的数据的过程一般为：先对互补位线对(包括目标位线BL和互补位线BL#)预充(precharge),将互补位线充电至初始化电位Vref；收到激活(Active)指令后，打开字线(WL，word line),使得存储单元中电容存储的电荷与目标位线BL进行电荷分享(charge share)，若电容原本的电压大于初始化电位Vref，则电荷分享后目标位线BL上的电压也会大于初始化电位Vref，反之，若电容原本的电压小于初始化电位Vref，则电荷分享后目标位线BL上的电压也会小于初始化电位Vref；电荷分享完后，目标位线BL与互补位线BL#之间产生一定的电压差，这个电压差通过灵敏放大器(SA，sense amplifier)进行灵敏放大至全摆幅信号输出。

随机存储器在执行读或写指令(read/write command指令)之前，会先进行激活(active)操作。激活操作是将存储单元内的数据取出并进行放大的过程，是影响随机存储器读写结果是否正确的第一步，因此，激活操作十分重要。激活操作的过程一般包括预充电阶段(pre-charging)、偏移消除阶段(offset calibration)、电荷分享阶段(chargesharing)、灵敏放大阶段(sensing)及恢复阶段(re-storing)。其中，偏移消除阶段执行的偏移消除操作是补偿取数偏差的关键。

发明内容

为了解决上述问题，本申请提供一种随机存储器及其灵敏放大补偿电路，能够调整偏移消除操作来补偿取数偏差。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种灵敏放大补偿电路，所述灵敏放大补偿电路应用于随机存储器，包括：灵敏放大模块，连接在目标位线与互补位线之间，并连接灵敏放大电压线，其中，在电荷分享阶段，所述目标位线分享对应开启的存储单元存储的存储电荷；在灵敏放大阶段，所述灵敏放大电压线被驱动至处于灵敏放大电压的状态，所述灵敏放大模块用于将分享了所述存储电荷的所述目标位线上的目标位线电压拉至第一灵敏放大电压或第二灵敏放大电压之一者，并将所述互补位线上的互补位线电压拉至所述第一灵敏放大电压或所述第二灵敏放大电压之另一者；偏移消除模块，连接在所述目标位线与所述灵敏放大模块之间和所述互补位线与所述灵敏放大模块之间，以在偏移消除阶段执行偏移消除操作，从而在所述目标位线和所述互补位线之间产生偏移消除电压；驱动模块，用于连接所述灵敏放大电压线，以在所述偏移消除阶段和所述灵敏放大阶段，驱动所述灵敏放大电压线至所述第一灵敏放大电压和所述第二灵敏放大电压的状态；其中，所述驱动模块为可调整驱动模块，以在所述偏移消除阶段以可调整方式驱动所述灵敏放大电压线，从而调整所述灵敏放大电压线的驱动能力，执行所述偏移消除操作。

其中，所述灵敏放大电压线包括第一灵敏放大电压线(SAP)和第二灵敏放大电压线(SAN)；所述驱动模块包括第一驱动子模块和第二驱动子模块，其中，所述第一驱动子模块用于连接所述第一灵敏放大电压线，以驱动所述第一灵敏放大电压线；所述第二驱动子模块用于连接所述第二灵敏放大电压线，以驱动所述第二灵敏放大电压线；其中，所述第一灵敏放大电压表征的逻辑电平与所述第二灵敏放大电压表征的逻辑电平相反；其中，所述第一驱动子模块和所述第二驱动子模块的至少之一为可调整驱动单元。

其中，所述第一驱动子模块包括第一驱动单元和第一开关单元，其中，所述第一驱动单元用于提供第一灵敏放大电压，且所述第一驱动单元通过所述第一开关单元连接至所述第一灵敏放大电压线；所述第二驱动子模块包括第二驱动单元和第二开关单元，其中，所述第二驱动单元用于提供第二灵敏放大电压，且所述第二驱动单元通过所述第二开关单元连接至所述第二灵敏放大电压线。

其中，所述第一开关单元包括若干第一开关，所述第二开关单元包括若干第二开关；在所述偏移消除阶段，调节导通的所述第一开关和/或所述第二开关的数量，以改变所述第一灵敏放大电压线和/或所述第二灵敏放大电压线的驱动能力，执行所述偏移消除操作。

其中，响应于所述存储单元需要补偿读取数据“0”的能力，在所述偏移消除阶段，导通的所述第一开关的数量大于导通的所述第二开关的数量，所述第一灵敏放大电压线的驱动能力大于所述第二灵敏放大电压线的驱动能力；响应于所述存储单元需要补偿读取数据“1”的能力，在所述偏移消除阶段，导通的所述第一开关的数量小于导通的所述第二开关的数量，所述第一灵敏放大电压线的驱动能力小于所述第二灵敏放大电压线的驱动能力。

其中，响应于所述存储单元需要补偿读取数据“0”的能力，在所述偏移消除阶段，所述第一开关单元中的所有第一开关导通以使所述第一开关单元处于强驱动状态，所述第二开关单元中的一所述第二开关导通以使所述第二开关单元处于正常驱动状态，所述第一灵敏放大电压线的驱动能力大于所述第二灵敏放大电压线的驱动能力；响应于所述存储单元需要补偿读取数据“1”的能力，在所述偏移消除阶段，所述第一开关单元中的一所述第一开关导通以使所述第一开关单元处于正常驱动状态，所述第二开关单元中的所有所述第二开关导通以使所述第二开关单元处于强驱动状态，所述第一灵敏放大电压线的驱动能力小于所述第二灵敏放大电压线的驱动能力。

其中，响应于所述存储单元需要补偿读取数据“0”的能力，在所述灵敏放大阶段，所述第一开关单元的导通时刻早于所述第二开关单元的导通时刻；响应于所述存储单元需要补偿读取数据“1”的能力，在所述灵敏放大阶段，所述第一开关单元的导通时刻晚于所述第二开关单元的导通时刻。

其中，在所述偏移消除阶段，导通所述第一开关单元中的多个所述第一开关和所述第二开关单元中的多个所述第二开关，以增强所述第一灵敏放大电压线和所述第二灵敏放大电压线的驱动能力，减少所述偏移消除阶段的时长。

其中，在所述偏移消除阶段的时长与所述电荷分享阶段的时长之和设定为一定值时，导通所述第一开关单元中的多个所述第一开关和所述第二开关单元中的多个所述第二开关，增强所述第一灵敏放大电压线和所述第二灵敏放大电压线的驱动能力，减少所述偏移消除阶段的时长，以增加所述电荷分享阶段的时长。

其中，在所述偏移消除阶段，调节延长所述第一开关单元和所述第二开关单元的导通时长，以增强所述第一灵敏放大电压线和所述第二灵敏放大电压线的驱动能力，执行所述偏移消除操作。

其中，所述灵敏放大模块包括：第一反相单元，用于连接在所述目标位线与所述互补位线之间，并连接所述第一灵敏放大电压线和第二灵敏放大电压线，其中，在所述灵敏放大阶段，所述第一灵敏放大电压线被驱动至处于所述第一灵敏放大电压的状态，所述第二灵敏放大电压线被驱动至处于所述第二灵敏放大电压的状态，基于分享了所述存储电荷的所述目标位线上的目标位线电压，所述第一反相单元将所述互补位线上的互补位线电压拉至所述第一或第二灵敏放大电压之一者；第二反相单元，用于连接在所述互补位线与所述目标位线之间，并连接所述第一灵敏放大电压线和第二灵敏放大电压线，其中，在所述灵敏放大阶段，基于所述互补位线上被拉至所述第二灵敏放大电压的所述互补位线电压，所述第二反相单元将所述目标位线上的所述目标位线电压拉至所述第一或第二灵敏放大电压之另一者。

其中，所述第一反相单元包括：第一晶体管，其控制端连接所述目标位线，其第一通路端连接所述第二灵敏放大电压线；第二晶体管，其控制端用于连接所述第一晶体管的控制端，其第一通路端连接所述第一灵敏放大电压线，其中，所述第一晶体管的第二通路端与所述第二晶体管的第二通路端通过第一连接线连接在一起，所述第一连接线用于连接所述互补位线；所述第二反相单元包括：第三晶体管，其控制端连接所述互补位线，其第一通路端连接所述第二灵敏放大电压线；第四晶体管，其控制端用于连接所述第三晶体管的控制端，其第一通路端连接所述第一灵敏放大电压线，其中，所述第三晶体管的第二通路端与所述第四晶体管的第二通路端通过第二连接线连接在一起，所述第二连接线用于连接所述目标位线。

其中，所述偏移消除模块包括第二开关单元，所述第二开关单元包括：第三开关，连接在所述第一晶体管的控制端与第二通路端之间；第四开关，连接在所述第三晶体管的控制端与第二通路端之间；其中，在所述偏移消除阶段，所述第三开关和所述第四开关导通，以使所述第一晶体管和所述第三晶体管分别进行二极管连接，并藉由所述第一灵敏放大电压线和所述第二灵敏放大电压线的驱动能力(即两者线上的电压)，执行偏移消除操作；在所述电荷分享阶段和所述灵敏放大阶段，所述第三开关和所述第四开关截止。

其中，所述偏移消除模块进一步包括第四开关单元，所述第四开关单元包括：第五开关，连接在所述第二晶体管的控制端与所述第一晶体管的控制端之间；第六开关，连接在所述第四晶体管的控制端与所述第三晶体管的控制端之间；其中，在所述偏移消除阶段，所述第五开关和所述第六开关截止。

其中，所述灵敏放大模块中所述第一连接线直接连接至所述第四晶体管的控制端；所述第二连接线直接连接至所述第二晶体管的控制端；或者，所述灵敏放大模块进一步包括第五开关单元，所述第五开关单元包括：第七开关，连接在所述第一连接线与所述互补位线或者所述第四晶体管的控制端之间；第八开关，连接在所述第二连接线与所述目标位线或者所述第二晶体管的控制端之间；其中，在所述偏移补偿阶段、所述电荷分享阶段和所述灵敏放大阶段，所述第七开关和所述第八开关导通。

其中，所述偏移消除模块包括第六开关单元，所述第六开关单元包括：第九开关，连接在所述第二晶体管的控制端与第二通路端之间；第十开关，连接在所述第四晶体管的控制端与第二通路端之间；其中，在所述偏移消除阶段，所述第九开关和所述第十开关导通，以使所述第二晶体管和所述第四晶体管分别进行二极管连接，并藉由所述逻辑高电平灵敏放大电压线和所述逻辑低电平灵敏放大电压线的驱动能力，执行偏移消除操作；在所述电荷分享阶段和所述灵敏放大阶段，所述第九开关和所述第十开关截止。

其中，所述偏移消除模块包括第七开关单元，所述第七开关单元包括：第十一开关，连接在所述第二晶体管的控制端与所述第一晶体管的控制端之间；第十二开关，连接在所述第四晶体管的控制端与所述第三晶体管的控制端之间；其中，在所述偏移消除阶段，所述第十一开关和所述第十二开关截止，以使所述第一连接线和所述第三晶体管及所述第二连接线和所述第一晶体管形成交叉耦合。

其中，所述目标位线连接在所述第二晶体管的控制端，所述互补位线连接在所述第四晶体管的控制端。

为解决上述技术问题，本申请采用的又一个技术方案是：提供一种随机存储器，所述随机存储器包括如上述的灵敏放大补偿电路。

本申请实施例的有益效果是：区别于现有技术，本申请提供的灵敏放大补偿电路包括：灵敏放大模块，连接在目标位线与互补位线之间，并连接灵敏放大电压线，其中，在电荷分享阶段，所述目标位线分享对应开启的存储单元存储的存储电荷；在灵敏放大阶段，所述灵敏放大电压线被驱动至处于灵敏放大电压的状态，所述灵敏放大模块用于将分享了所述存储电荷的所述目标位线上的目标位线电压拉至第一灵敏放大电压或第二灵敏放大电压之一者，并将所述互补位线上的互补位线电压拉至所述第一灵敏放大电压或所述第二灵敏放大电压之另一者；偏移消除模块，连接在所述目标位线与所述灵敏放大模块之间和所述互补位线与所述灵敏放大模块之间，以在偏移消除阶段执行偏移消除操作，从而在所述目标位线和所述互补位线之间产生偏移消除电压；驱动模块，用于连接所述灵敏放大电压线，以在所述偏移消除阶段和所述灵敏放大阶段，驱动所述灵敏放大电压线至所述第一灵敏放大电压和所述第二灵敏放大电压的状态；其中，所述驱动模块为可调整驱动模块，以在所述偏移消除阶段以可调整的方式驱动所述灵敏放大电压线，从而调整所述灵敏放大电压线的驱动能力，执行所述偏移消除操作。通过上述的方式，根据需求调整所述驱动模块来调整所述灵敏放大电压线的驱动能力，从而调整偏移消除操作的效果，可实现所述存储单元需要补偿读取数据“0”/“1”的能力。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请提供的随机存储器的结构示意图；

图2是图1中灵敏放大器一实施例的结构示意图；

图3是图2中第一初始化模块一实施例的结构示意图；

图4是图2中第二初始化模块一实施例的结构示意图；

图5是图2中灵敏放大模块一实施例的结构示意图；

图6是图2中偏移消除模块一实施例的结构示意图；

图7是本申请提供的灵敏放大补偿电路一实施例的结构示意图；

图8是图7的灵敏放大补偿电路一实施例的时序图；

图9是图7的灵敏放大补偿电路在消除偏移阶段的等效结构示意图；

图10是图2中灵敏放大模块另一实施例的结构示意图；

图11是本申请提供的灵敏放大补偿电路另一实施例的结构示意图；

图12是图11的灵敏放大补偿电路一实施例的时序图；

图13是图2的消除偏移模块另一实施例的结构示意图；

图14是本申请提供的灵敏放大补偿电路又一实施例的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

请参阅图1，图1是本申请提供的随机存储器的结构示意图。随机存储器1000是基于半导体元件的存储装置，在本实施例中，具体为动态随机存储器(DRAM)。响应于外部控制器发送的CMD命令及ADDR地址，随机存储器1000可通过数据线DQ输出数据DATA。随机存储器1000可包括但不限于灵敏放大器100、列解码电路200、存储阵列300、行解码电路400、地址缓冲器500、命令解码器600、控制电路700及数据输入输出电路800。

存储阵列300包括大量的存储单元MC(memory cell)，存储单元MC按照行和列的方式排列组合成矩阵阵列。存储阵列300还包括与存储单元MC连接的大量字线WL和位线BL，具体地，字线WL在存储单元MC行排列的方向与存储单元MC连接，位线BL在存储单元MC列排列的方向与存储单元MC连接。

命令解码器600可通过解码外部控制器发送的CMD命令产生一个内部的命令，例如active指令、read指令、write指令、precharge指令或者其他类似的指令。

响应于命令解码器600发送的内部命令，例如active指令、read指令、write指令、precharge指令或者其他类似的指令，控制电路700可产生控制信号控制随机存储器1000的全部操作。如图1所示，控制电路700产生灵敏控制信号CTRL控制灵敏放大器100的操作，在本实施例中，具体可控制灵敏放大器100的预充电操作、消除偏移操作及灵敏放大操作等。此外，控制电路700还可产生控制信号控制地址缓冲器500、行解码电路400、列解码电路200、命令解码器600、控制电路700及数据输入输出电路800相应的操作。

地址缓冲器500用于接收外部控制器的地址ADDR，并缓存地址ADDR。地址ADDR包括选择存储阵列300中存储单元MC所在行的行地址及选择存储阵列300中存储单元MC所在列的列地址。地址缓冲器500将行地址RA传输给行解码电路400，并将列地址CA传输给列解码电路200。

行解码电路400可选择至少一条存储阵列300中的字线WL。行解码电路400可解码地址缓冲器500输送的行地址RA，进一步地，响应行地址RA选择至少一条相应的字线WL，并激活选择的字线WL。

同样地，列解码电路200可选择至少一条存储阵列300中的位线BL。列选择电路200可解码地址缓冲器500输送的列地址CA，进一步地，响应列地址CA选择至少一条相应的位线BL。

灵敏放大器100连接存储阵列300中的大量位线BL。响应于控制电路700输送的灵敏控制信号，灵敏放大器100执行可调整的偏移消除操作及灵敏放大操作等。

数据输入输出电路800可根据灵敏放大器100灵敏放大的电压差输出数据至外部连接的数据线DQ。

请参阅图2，图2是图1中灵敏放大器一实施例的结构示意图。灵敏放大器100可包括但不限于第一初始化模块110、第二初始化模块120、灵敏放大模块130、偏移消除模块140及驱动模块150。其中，第一初始化模块110连接于目标位线BL与互补位线BL#之间，用于给目标位线BL和互补位线BL#提供初始化电位Vref。灵敏放大电压线SAP/SAN包括第一灵敏放大电压线SAP与第二灵敏放大电压线SAN。灵敏放大电压线SAP/SAN用于接收灵敏放大电压。灵敏放大电压包括第一灵敏放大电压和第二灵敏放大电压，其中，第一灵敏放大电压表征的逻辑电平与第二灵敏放大电压表征的逻辑电平相反。第二初始化模块120连接于第一灵敏放大电压线SAP与第二灵敏放大电压线SAN之间，用于给灵敏放大电压线SAP/SAN提供初始化电位Vref。驱动模块150连接灵敏放大电压线SAP/SAN，以在消除偏移阶段和灵敏放大阶段驱动灵敏放大电压线SAP/SAN；其中，驱动模块150为可调整驱动模块，能够以可调整方式驱动灵敏放大电压线SAP/SAN，从而调整灵敏放大电压线SAP/SAN的驱动能力。偏移消除模块140连接在目标位线BL与灵敏放大模块130之间和互补位线BL#与灵敏放大模块130之间，用于执行偏移消除操作。灵敏放大模块130连接在目标位线BL与互补位线BL#之间，并连接灵敏放大电压线SAP/SAN，用于执行灵敏放大操作。

结合参阅图2和图3，图3是图2中第一初始化模块一实施例的结构示意图。第一初始化模块110包括开关T1、开关T2和开关T3，开关T1、开关T2和开关T3的控制端接收第一预充电控制信号EQ1，开关T1的第一通路端连接目标位线BL，开关T2的第一通路端连接互补位线BL#，开关T1和开关T2的第二通路端连接初始化电位Vref(一实施例中，Vref＝1/2Vcc)，开关T3的第一通路端连接目标位线BL，开关T3的第二通路端连接互补位线BL#。

在预充电阶段(pre-charging)，第一预充电控制信号EQ1控制开关T1和开关T2开启，通过初始化电位Vref对目标位线BL和互补位线BL#充电，使得目标位线BL和互补位线BL#的电位为初始化电位。进一步，第一预充电控制信号EQ1控制开关T3开启，使得目标位线BL和互补位线BL#的电位保持一致。

可选地，上述的开关T1、开关T2和开关T3可以为nMOS晶体管。优选地，如果第一预充电控制信号EQ1是低电平有效，上述的开关T1、开关T2和开关T3可以为pMOS晶体管。

结合参阅图2和图4，图4是图2中第二初始化模块一实施例的结构示意图。第二初始化模块120包括开关T4、开关T5和开关T6，开关T4、开关T5和开关T6的控制端接收第二预充电控制信号EQ2，开关T4的第一通路端连接第一灵敏放大电压线SAP，开关T5的第一通路端连接第二灵敏放大电压线SAN，开关T4和开关T5的第二通路端连接初始化电位Vref(一实施例中，Vref＝1/2Vcc)，开关T6的第一通路端连接第一灵敏放大电压线SAP，开关T6的第二通路端连接第二灵敏放大电压线SAN。

在预充电阶段(pre-charging)，第二预充电控制信号EQ2控制开关T4和开关T5开启，通过初始化电位Vref对第一灵敏放大电压线SAP和第二灵敏放大电压线SAN充电，使得第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的电位为初始化电位。进一步，第二预充电控制信号EQ2控制开关T6开启，使得第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的电位保持一致。

可选地，上述的开关T4、开关T5和开关T6可以为nMOS晶体管。优选地，如果第二预充电控制信号EQ2是低电平有效，上述的开关T4、开关T5和开关T6可以为pMOS晶体管。

结合参阅图2和图5，图5是图2中灵敏放大模块一实施例的结构示意图。灵敏放大模块130包括第一反相单元131、第二反相单元132及第五开关单元133。第一反相单元131连接在目标位线BL与互补位线BL#之间，并连接第一灵敏放大电压线SAP和第二灵敏放大电压线SAN。其中，在灵敏放大阶段，第一灵敏放大电压线SAP被驱动至处于第一灵敏放大电压的状态，第二灵敏放大电压线SAN被驱动至处于第二灵敏放大电压的状态；基于分享了存储电荷的目标位线BL上的目标位线电压Vbl，第一反相单元131将互补位线BL#上的互补位线电压Vbl#拉至灵敏放大电压中的一者(SAP或SAN上的电压的一者)；第二反相单元132连接在互补位线BL#与目标位线BL之间，并连接第一灵敏放大电压线SAP和第二灵敏放大电压线SAN。其中，在灵敏放大阶段，基于互补位线BL#上被拉至灵敏放大电压之一的互补位线电压Vbl#，第二反相单元132将目标位线BL上的目标位线电压Vbl拉至灵敏放大电压中的另一者(SAP或SAN上的电压的另一者)。

进一步地，第一反相单元131包括第一晶体管M1和第二晶体管M2。第一晶体管M1的控制端连接目标位线BL，其第一通路端连接第二灵敏放大电压线SAN。第二晶体管M2的控制端用于连接第一晶体管M1的控制端，其第一通路端连接第一灵敏放大电压线SAP。其中，第一晶体管M1的第二通路端与第二晶体管M2的第二通路端通过第一连接线L1连接在一起，第一连接线L1用于连接互补位线BL#。第二反相单元132包括第三晶体管M3和第四晶体管M4。第三晶体管M3的控制端连接互补位线BL#，其第一通路端连接第二灵敏放大电压线SAN。第四晶体管M4的控制端用于连接第三晶体管M3的控制端，其第一通路端连接第一灵敏放大电压线SAP。其中，第三晶体管M3的第二通路端与第四晶体管的第二通路端通过第二连接线L2连接在一起，第二连接线L2用于连接目标位线BL。

进一步地，第五开关单元133包括第七开关φ1和第八开关φ2。第七开关φ1连接在第一连接线L1与互补位线BL#或者第四晶体管M4的控制端之间。第八开关φ2连接在第二连接线L2与目标位线BL或者第二晶体管M2的控制端之间。其中，在偏移消除阶段、电荷分享阶段和灵敏放大阶段，第七开关φ1和第八开关φ2导通。

结合参阅图2和图6，图6是图2中偏移消除模块一实施例的结构示意图。偏移消除模块140包括第三开关单元141和第四开关单元142。第三开关单元141包括第三开关φ3和第四开关φ4。第三开关φ3连接在第一晶体管M1的控制端与第二通路端之间。第四开关φ4连接在第三晶体管M3的控制端与第二通路端之间。其中，在偏移消除阶段，第三开关φ3和第四开关φ4导通，以使第一晶体管M1和第三晶体管M3分别进行二极管连接，并藉由第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动能力(即两者线上的电压)，执行偏移消除操作。在电荷分享阶段和灵敏放大阶段，第三开关φ3和第四开关φ4截止。第四开关单元142包括第五开关φ5和第六开关φ6。第五开关φ5连接在第二晶体管M2的控制端与第一晶体管M1的控制端之间。第六开关φ6连接在第四晶体管M4的控制端与第三晶体管M3的控制端之间。其中，在偏移消除阶段，第五开关φ5和第六开关φ6截止。

结合参阅图2和图7，图7是本申请提供的灵敏放大补偿电路一实施例的结构示意图。灵敏放大补偿电路101包括灵敏放大模块130、偏移消除模块140及驱动模块150。其中，灵敏放大模块130连接在目标位线BL与互补位线BL#之间，并连接在第一灵敏放大电压线SAP与第二灵敏放大电压线SAN之间。偏移消除模块140连接在目标位线BL与灵敏放大模块130之间和互补位线BL#与灵敏放大模块130之间。驱动模块150包括第一驱动子模块151和第二驱动子模块152。第一驱动子模块151连接第一灵敏放大电压线SAP，以驱动第一灵敏放大电压线SAP。第二驱动子模块152连接第二灵敏放大电压线SAN，以驱动第二灵敏放大电压线SAN，其中，第一灵敏放大电压表征的逻辑电平与第二灵敏放大电压表征的逻辑电平相反，例如分别为逻辑高和逻辑低。进一步地，第一驱动子模块151包括第一驱动单元1511和第一开关单元1512。第一驱动单元1511用于提供第一灵敏放大电压，且第一驱动单元1511通过第一开关单元1512连接至第一灵敏放大电压线SAP。第二驱动子模块152包括第二驱动单元1521和第二开关单元1522。第二驱动单元1521用于提供第二灵敏放大电压，且第二驱动单元1521通过第二开关单元1522连接至第二灵敏放大电压线SAN。进一步地，第一开关单元1512包括若干第一开关φ7。第二开关单元1522包括若干第二开关φ8。灵敏放大补偿电路101用于执行可调整的偏移消除操作及灵敏放大操作以实现补偿取数偏差。

具体地，结合参阅图5、图6和图7，构成灵敏放大模块130的晶体管M1、M2、M3和M4可能由于工艺、电压或者温度(PVT)的变化导致彼此之间的一些特性不一样，例如阈值电压。晶体管M1、M2、M3和M4彼此之间阈值电压的不一致使得灵敏放大模块130产生偏移噪声。偏移噪声会降低灵敏放大模块130的有效感知裕度(effective sensing margin),从而恶化动态随机存储器的读写性能。因此，需要偏移消除模块140在active过程中执行偏移消除操作以消除偏移噪声、保证灵敏放大模块130的有效感知裕度。其中，执行偏移消除操作的效果会影响动态随机存储器读取不同数据的准确率。换句话说，调整偏移消除操作可以补偿取数偏差。而灵敏放大补偿电路101中的驱动模块150为可调整驱动模块，能够以可调整方式驱动灵敏放大电压线SAP/SAN，从而调整灵敏放大电压线SAP/SAN的驱动能力、调整偏移消除操作的效果，以实现补偿取数偏差。

进一步地，灵敏放大器100响应active指令包括以下的工作过程：

预充电阶段(pre-charging):

在这个阶段，第一初始化模块110将目标位线BL的目标位线电压Vbl与互补位线BL#的互补位线电压Vbl#拉至初始化电位Vref；同时，第二初始化模块120将第一灵敏放大电压线SAP的电压Vsap与第二灵敏放大电压线SAN的电压Vsan拉至初始化电位Vref。

偏移消除阶段(offset calibration):

在这个阶段，第一驱动子模块151和第二驱动子模块152的至少之一为可调整驱动单元，能够以可调整方式驱动灵敏放大电压线SAP/SAN，将第一灵敏放大电压线SAP的电压Vsap驱动至第一灵敏放大电压的状态，例如上拉至Vref+,将第二灵敏放大电压线SAN的电压Vsan驱动至第二灵敏放大电压的状态，例如下拉至Vref-。若增大第一驱动子模块151的驱动能力，则Vsap可被上拉至Vref++；若增大第二驱动子模块152的驱动能力，则Vsan可被下拉至Vref--；其中，Vref++＞Vref+＞Vref＞Vref-＞Vref--。或者，

第一开关单元1512和第二开关单元1522的至少之一为可调整开关单元，能够以可调整方式驱动灵敏放大电压线SAP/SAN，将第一灵敏放大电压线SAP的电压Vsap上拉至Vref+,将第二灵敏放大电压线SAN的电压Vsan下拉至Vref-。若增大第一开关单元1512的驱动能力，则Vsap可被上拉至Vref++；若增大第二开关单元1522的驱动能力，则Vsan可被下拉至Vref--；其中，Vref++＞Vref+＞Vref＞Vref-＞Vref--。或者，

调节导通的第一开关φ7和/或第二开关φ8的数量来驱动灵敏放大电压线SAP/SAN，将第一灵敏放大电压线SAP的电压Vsap上拉至Vref+,将第二灵敏放大电压线SAN的电压Vsan下拉至Vref-。若增加导通的第一开关φ7的数量，则Vsap可被上拉至Vref++；若增加导通的第二开关φ8的数量，则Vsan可被下拉至Vref--；其中，Vref++＞Vref+＞Vref＞Vref-＞Vref--。

接着，偏移消除模块140在第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动下执行偏移消除操作，从而在目标位线BL和互补位线BL#之间产生偏移消除电压Vos。其中，灵敏放大电压线SAP/SAN的驱动能力会影响偏移消除模块140执行偏移消除操作的效果，也即影响偏移消除电压Vos的大小，从而影响后续读取存储单元MC中的不同数据的准确性。

因此，当驱动模块150以可调整方式驱动灵敏放大电压线SAP/SAN，从而调整灵敏放大电压线SAP/SAN的驱动能力、执行偏移消除操作时，可根据需求进行补偿取数偏差。

电荷分享阶段(charge sharing):

如图7所述，存储单元MC连接在目标位线BL与字线WL之间。存储单元MC包括存储电容CP与访问开关CT。存储电容CP连接于访问开关CT与公共端之间。访问开关CT连接于存储电容CP与目标位线之间，且访问开关CT的控制端连接字线WL。存储电容CP通过存储在其中的电荷的多和少，或者说存储电容两端电压差的高和低，来表示逻辑上的“1”和“0”。访问开关CT的导通和截止，决定了允许或禁止对存储电容CP所存储的信息的读取和改写。具体地，字线WL决定了访问开关CT的导通或者截止，位线BL是外界访问存储电容CP的唯一通道，当访问开关CT导通后，外界可以通过位线BL对存储电容CP进行读取或者写入操作。

在一实施例中，存储电容CP的公共端(Common)接在Vref，在一实施例中，Vref＝Vcc/2。

当存储电容CP存储的信息为“1”时，存储电容CP另一端电压为Vcc，此时其所存储的电荷：

Q＝+Vref*C

当存储电容CP存储的信息为“0”时，存储电容CP另一端电压为0，此时其所存储的电荷：

Q＝-Vref*C

在这个阶段，目标位线BL分享对应开启的存储单元MC存储的存储电荷。当存储单元MC存储“1”，即存储电容CP的公共端的电压为Vcc/2,其另一端电压为Vcc，目标位线BL上的目标位线电压Vbl被上拉；当存储单元MC存储“0”，即存储电容CP的公共端的电压为Vcc/2,其另一端电压为0，目标位线BL上的目标位线电压Vbl被下拉。

灵敏放大阶段(sensing):

在这个阶段，第一驱动子模块151将第一灵敏放大电压线SAP上的电压Vsap上拉至第一灵敏放大电压，第二驱动子模块152将第二灵敏放大电压线SAN上的电压Vsan下拉至第二灵敏放大电压。基于Vsap与Vsan，灵敏放大模块130可将分享了存储电荷的目标位线BL上的目标位线电压Vbl拉至第一或第二灵敏放大电压中的一者，并将互补位线BL#上的互补位线电压Vbl#拉至第一或第二灵敏放大电压中的另一者。

具体地，当与目标位线BL进行电荷分享的存储单元MC存储“1”时，灵敏放大模块130可将分享了存储电荷的目标位线BL上的目标位线电压Vbl拉至第一灵敏放大电压(逻辑高)，并将互补位线BL#上的互补位线电压Vbl#拉至第二灵敏放大电压(逻辑低)；当与目标位线BL进行电荷分享的存储单元MC存储“0”时，灵敏放大模块130可将分享了存储电荷的目标位线BL上的目标位线电压Vbl拉至第二灵敏放大电压，并将互补位线BL#上的互补位线电压Vbl#拉至第一灵敏放大电压(逻辑高)。

恢复阶段(re-storing):

在这个阶段，目标位线BL会对存储单元MC中的存储电容CP进行充电或放电至恢复到电荷分享操作前的状态。

结合参阅图7、图8和图9，图8是图7的灵敏放大补偿电路一实施例的时序图，图9是图7的灵敏放大补偿电路在消除偏移阶段的等效结构示意图。下面将对灵敏放大补偿电路101在灵敏放大器100响应active指令过程中如何通过调整执行偏移消除操作来补偿取数偏差进行详细阐述。关于灵敏放大补偿电路101：

在预充电阶段(pre-charging):

所有第一开关Φ7和所有第二开关Φ8截止，第七开关Φ1、第八开关Φ2、第三开关Φ3、第四开关Φ4、第五开关Φ5和第六开关Φ6导通。第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的电压被上拉至Vref。此时，目标位线BL与互补位线BL#的电压也是Vref。即，在收到激活指令ACTIVE，开始active操作之前，第一灵敏放大电压线SAP和第二灵敏放大电压线SAN上的电压相等，均为初始值Vref。

可选地，Vref＝Vcc/2＝0.5V。

在偏移消除阶段(offset calibration):

如图9所示，部分或全部第一开关Φ7和部分或全部第二开关Φ8导通，第一驱动单元1511通过第一开关Φ7驱动第一灵敏放大电压线SAP至电位Vref+，其中Vref+大于初始化电位Vref，第二驱动单元1521通过第二开关Φ8驱动第二灵敏放大电压线SAN至电位Vref-，其中Vref-小于初始化电位Vref。

第三开关Φ3和第四开关Φ4导通，第一晶体管M1的控制端与第二通路端连接，第三晶体管M3的控制端与第二通路端连接，使得第一晶体管M1和第三晶体管M3分别等效于二极管连接。基于目标位线BL上的目标位线电压Vbl和互补位线BL#上的互补位线电压Vbl#为Vref，且第二灵敏放大电压线SAN上的电压Vsan为Vref-(这里Vref-足够小于Vref)，第一晶体管M1和第三晶体管M3导通，第二灵敏放大电压线SAN将目标位线BL上的目标位线电压Vbl和互补位线BL#上的互补位线电压Vbl#拉低。此时，第一晶体管M1和第三晶体管M3之间阈值电压差反映在目标位线电压Vbl和互补位线电压Vbl#之间的电压差上。通过这样的方式，可以在目标位线BL与互补位线BL#上产生偏移消除电压Vos＝|Vbl-Vbl#|。

第七开关Φ1和第八开关Φ2导通，且第一灵敏放大电压线SAP上的电压Vsap为Vref+(这里Vref+大于Vref)，第七开关Φ1导通使得第四晶体管M4在目标位线电压Vbl的控制下导通，流入互补位线BL#的电流补充流出互补位线BL#的电流，其中，流入互补位线BL#的电流为流经第四晶体管M4的电流Im4,流出互补位线BL#的电流为流经第三晶体管M3的电流Im3；第八开关Φ2导通使得第二晶体管M2在互补位线电压Vbl#的控制下导通，流入目标位线BL的电流补充流出目标位线BL的电流，其中，流入目标位线BL的电流为流经第二晶体管M2的电流Im2,流出目标位线BL的电流为流经第一晶体管M1(此时作为二极管)的电流Im1。

进一步地，在第一晶体管M1的阈值电压大于第三晶体管M3的阈值电压时，在第二灵敏放大电压线SAN的驱动下，第一晶体管M1较第三晶体管M3慢导通，则流经第一晶体管M1的电流Im1小于流经第三晶体管M3的电流Im3；同时，在第一灵敏放大电压线SAP的驱动下(这里第一晶体管M1和第三晶体管M3导通后，目标位线电压Vbl和互补位线电压Vbl#足够小于Vref+)，由于流经第一晶体管M1的电流Im1小于流经第三晶体管M3的电流Im3，也即目标位线电压Vbl控制下的第四晶体管M4较互补位线电压Vbl#控制下的第二晶体管M2慢导通，则流经第二晶体管M2的电流Im2大于流经第四晶体管M4的电流Im4。因此，执行偏移消除操作后，目标位线电压Vbl大于互补位线电压Vbl#以补偿第一晶体管M1的阈值电压大于第三晶体管M3的阈值电压。

在第一晶体管M1的阈值电压小于第三晶体管M3的阈值电压或其他情形时的分析类似，这里不再赘述。

第五开关Φ5和第六开关Φ6截止，第五开关Φ5截止使得第八开关Φ2导通时第二晶体管M2在互补位线电压Vbl#的控制下导通；第六开关Φ6截止使得第七开关Φ1导通时第四晶体管M4在目标位线电压Vbl的控制下导通。通过这样的方式，可以形成交叉反馈控制。

通过上述的方式，偏移消除模块140在偏移消除阶段可以执行偏移消除操作以在目标位线BL与互补位线BL#上产生偏移消除电压Vos，以补偿第一晶体管M1和第三晶体管M3的阈值电压差，以消除两个晶体管之间的差异。

进一步地，响应于存储单元MC需要补偿读取数据“0”的能力，在偏移消除阶段，令第一开关单元1512中导通的第一开关Φ7的数量大于第二开关单元1522中导通的第二开关Φ8的数量，使得第一灵敏放大电压线SAP的驱动能力大于第二灵敏放大电压线SAN的驱动能力；或者，令第一开关单元1512中的所有第一开关Φ7导通以使第一开关单元1512处于强驱动状态，第二开关单元1522中的一个第二开关Φ8导通以使第二开关单元1522处于正常驱动状态，第一灵敏放大电压线SAP的驱动能力大于第二灵敏放大电压线SAN的驱动能力。通过这样的方式，偏移消除模块140执行完偏移消除操作后，目标位线BL上的目标位线电压Vbl和互补位线BL#上的互补位线电压Vbl#较原始情况高，有利于提高读取数据“0”的准确性。

可以理解地，第一开关单元1512中导通的第一开关Φ7的数量越多，第一灵敏放大电压线SAP的电压Vsap被上拉的速度越快，因此，在消除偏移阶段的时长一定的前提下，第一灵敏放大电压线SAP的电压Vsap就越高，也即，第一灵敏放大电压线SAP的驱动能力越强。同样地，第二开关单元1522中导通的第二开关Φ8的数量越多，第二灵敏放大电压线SAN的电压Vsan被下拉的速度越快，因此，在消除偏移阶段的时长一定的前提下，第二灵敏放大电压线SAN的电压Vsan就越低，也即，第二灵敏放大电压线SAN的驱动能力越强。

在第一灵敏放大电压线SAP的驱动能力大于第二灵敏放大电压线SAN的驱动能力的情况下执行偏移消除操作，流进目标位线BL的电流Im2远大于流出目标位线BL的电流Im1，因此，执行完偏移消除操作后，目标位线BL上的目标位线电压Vbl较其他情况要高。当目标位线BL访问存储单元MC中存储的数据“0”时，在后续的电荷分享阶段，目标位线电压Vbl降低，而互补位线电压Vbl#保持不变，在灵敏放大阶段，|Vbl-Vbl#|的压差变化明显，显然有利于读取存储单元MC中存储的数据“0”。

同理地，响应于存储单元MC需要补偿读取数据“1”的能力，在偏移消除阶段，令第一开关单元1512中导通的第一开关Φ7的数量小于第二开关单元1522中导通的第二开关Φ8的数量，使得第一灵敏放大电压线SAP的驱动能力小于第二灵敏放大电压线SAN的驱动能力；或者，令第一开关单元1512中的一个第一开关Φ7导通以使第一开关单元1512处于正常驱动状态，第二开关单元1522中的所有第二开关Φ8导通以使第二开关单元1522处于强驱动状态，第一灵敏放大电压线SAP的驱动能力小于第二灵敏放大电压线SAN的驱动能力。通过这样的方式，偏移消除模块140执行完偏移消除操作后，目标位线BL上的目标位线电压Vbl和互补位线BL#上的互补位线电压Vbl#较一原始情况低，当目标位线BL访问存储单元MC中存储数据“1”时，目标位线Vbl电压升高，而互补位线Vbl#较原始降低，|Vbl-Vbl#|的压差较原始增大，有利于提高读取数据“1”的准确性。

另外地，在偏移消除阶段，导通第一开关单元1512中的多个第一开关Φ7和第二开关单元1522中的多个第二开关Φ8，可增强第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动能力，加快执行偏移消除操作，从而减少偏移消除阶段的时长。通过这样的方式，可以减小整个active阶段的工作时间。

可以理解地，当第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动能力增强时，第一晶体管M1、第三晶体管M3、第二晶体管M2及第四晶体管M4导通的时间越快，因此，执行偏移消除操作的时间也就越短。

另外地，在偏移消除阶段，调节延长第一开关单元1512和第二开关单元1522的导通时长，可增强第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动能力，从而提高执行偏移消除操作的效果。

可以理解地，当电路规模不足以支撑很多档位的驱动电路，也即受限于电路规模，第一驱动单元1511或第二驱动单元1521不能支撑很多个第一开关Φ7或第二开关Φ8，此时，第一灵敏放大电压线SAP的电压Vsap被上拉的速度和第二灵敏放大电压线SAN的电压Vsan被下拉的速度均比较低，因此，在速度一定的前提下，通过调节延长第一开关单元1512和第二开关单元1522的导通时长，可提高第一灵敏放大电压线SAP的电压Vsap和降低第二灵敏放大电压线SAN的电压Vsan,也即增强第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动能力。

在电荷分享阶段(charge sharing)：

第一开关Φ7和第二开关Φ8截止，第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的电压恢复到初始化电位Vref。

第三开关Φ3和第四开关Φ4截止，且第五开关Φ5和第六开关Φ6导通，目标位线BL分享对应开启的存储单元MC中存储电荷。

第七开关Φ1和第八开关Φ2导通，第一连接线L1与互补位线BL#或者第四晶体管M4的控制端连通，第二连接线L2与目标位线BL或者第二晶体管M2的控制端连通。

进一步地，在偏移消除阶段的时长t1与电荷分享阶段的时长t2之和设定为一定值时，通过导通第一开关单元1712中的多个第一开关Φ7和第二开关单元1522中的多个第二开关Φ8，可增强第一灵敏放大电压线SAP和第二灵敏放大电压线SAN的驱动能力，以减少偏移消除阶段的时长t1，并增加电荷分享阶段的时长t2。可以理解地，当电荷分享阶段的时长t2增加时，目标位线BL可以更加充分地分享对应开启的存储单元MC中存储电荷，从而有利于提高读取数据的准确性。

在灵敏放大阶段(sensing):

第一开关Φ7和第二开关Φ8导通，第五开关Φ5和第六开关Φ6导通，第七开关Φ1和第八开关Φ2导通，第三开关Φ3和第四开关Φ4截止，第一灵敏放大电压线SAP和第二灵敏放大电压线SAN分别被第一驱动单元1511通过第一开关单元1512和第二驱动单元1521通过第二开关单元1522驱动至第一灵敏放大电压和第二灵敏放大电压。灵敏放大模块130可将分享了存储电荷的目标位线BL上的目标位线电压Vbl拉至第一或第二灵敏放大电压之一者，并将互补位线BL#上的互补位线电压Vbl#拉至第一或第二灵敏放大电压之另一者。具体地，当存储单元MC存储有数据“1”时，灵敏放大模块130可将分享了存储电荷的目标位线BL上的目标位线电压Vbl拉至第一灵敏放大电压，并将互补位线BL#上的互补位线电压Vbl#拉至第二灵敏放大电压。当存储单元MC存储有数据“0”时，灵敏放大模块130可将分享了存储电荷的目标位线BL上的目标位线电压Vbl拉至第二灵敏放大电压，并将互补位线BL#上的互补位线电压Vbl#拉至第一灵敏放大电压。

进一步地，响应于存储单元MC需要补偿读取数据“0”的能力，在灵敏放大阶段，令第一开关单元1512的导通时刻早于第二开关单元1522的导通时刻，使得第一灵敏放大电压线SAP到达第一灵敏放大电压的时刻早于第二灵敏放大电压线SAN到达第二灵敏放大电压的时刻。通过这样方式，可以抬高目标位线BL和互补位线BL#的工作电压，有利于提高读取数据“0”的准确性。

响应于存储单元MC需要补偿读取数据“1”的能力，在灵敏放大阶段，令第一开关单元1512的导通时刻晚于第二开关单元1522的导通时刻，使得第一灵敏放大电压线SAP到达第一灵敏放大电压的时刻晚于第二灵敏放大电压线SAN到达第二灵敏放大电压的时刻。通过这样方式，可以降低目标位线BL和互补位线BL#的工作电压，有利于提高读取数据“1”的准确性。

另外地，在灵敏放大阶段的时长t3与电荷分享阶段的时长t2之和设定为一定值时，令第一灵敏放大电压线SAP和第二灵敏放大电压线SAN中至少一个到达灵敏放大电压后才导通第五开关φ5和第六开关φ6，使得目标位线BL充分分享存储单元MC中的存储电荷，从而提高读取数据的准确率。

在恢复阶段(re-storing):

第一开关Φ7和第二开关Φ8导通，第五开关Φ5和第六开关Φ6导通，第七开关Φ1和第八开关Φ2导通，第三开关Φ3和第四开关Φ4截止，目标位线BL会对存储单元MC中的存储电容CP进行充电或放电至恢复到电荷分享操作前的状态。具体地，当存储单元MC存储有数据“1”时，目标位线BL会对存储单元MC中的存储电容CP进行充电至恢复到电荷分享操作前的状态；当存储单元MC存储有数据“0”时，目标位线BL会对存储单元MC中的存储电容CP进行放电至恢复到电荷分享操作前的状态。

结合参阅图2、图10、图11和图12，图10是图2中灵敏放大模块另一实施例的结构示意图，图11是本申请提供的灵敏放大补偿电路另一实施例的结构示意图，图12是图11的灵敏放大补偿电路一实施例的时序图。区别于图5、图7和图8，灵敏放大模块130中第一连接线L1直接连接至第四晶体管M4的控制端。第二连接线L2直接连接至第二晶体管M2的控制端。在该实施例中，灵敏放大器100响应active指令后的工作过程与上述实施例差不多，这里不再赘述。

请参阅图2、图13和图14，图13是图2的消除偏移模块另一实施例的结构示意图，图14是本申请提供的灵敏放大补偿电路又一实施例的结构示意图。偏移消除模块140包括第六开关单元143及第七开关单元144。第六开关单元143包括第九开关φ9和第十开关φ10。第九开关φ9连接在第二晶体管M2的控制端与第二通路端之间。第十开关φ10连接在第四晶体管M4的控制端与第二通路端之间。第七开关单元144包括第十一开关φ11和第十二开关φ12。第十一开关φ11连接在第二晶体管M2的控制端与第一晶体管M1的控制端之间。第十二开关φ12连接在第四晶体管M4的控制端与第三晶体管M3的控制端之间。区别于以上所述的实施例，本实施例中，目标位线BL连接在第二晶体管M2的控制端，互补位线BL#连接在第四晶体管M4的控制端。

其中，在偏移消除阶段，第一开关φ7和第二开关φ8闭合，第一驱动单元1511通过第一开关单元1512驱动逻辑高电平灵敏放大电压线SAP至电位Vref+，第二驱动单元1521通过第二开关单元1522驱动逻辑低电平灵敏放大电压线SAN至Vref-；第十一开关φ11和第十二开关φ12截止，使得第一连接线L1和第三晶体管M3及第二连接线L2和第一晶体管M1形成交叉耦合锁存电路；第九开关φ9和第十开关φ10导通，第二晶体管M2和第四晶体管M4分别等效于二极管连接，并藉由逻辑高电平灵敏放大电压线SAP和逻辑低电平灵敏放大电压线SAN的驱动能力，执行偏移消除操作。在电荷分享阶段和灵敏放大阶段，第九开关φ9和第十开关φ10截止。

其中，通过调节第一开关单元1512和第二开关单元1522可以分别调节逻辑高电平灵敏放大电压线SAP和逻辑低电平灵敏放大电压线SAN的驱动能力，从而调节执行偏移消除操作的效果，以实现补偿取数偏差。

本申请提供了一种灵敏放大补偿电路101，灵敏放大补偿电路101包括：灵敏放大模块130，连接在目标位线BL与互补位线BL#之间，并连接灵敏放大电压线SAP/SAN；偏移消除模块140，连接在目标位线BL与灵敏放大模块130之间和互补位线BL#与灵敏放大模块130之间，以在偏移消除阶段执行偏移消除操作；驱动模块150，用于连接灵敏放大电压线SAP/SAN，以在偏移消除阶段和灵敏放大阶段，驱动灵敏放大电压线SAP/SAN；其中，驱动模块150为可调整驱动模块，以在偏移消除阶段以可调整方式驱动灵敏放大电压线SAP/SAN，从而调整灵敏放大电压线SAP/SAN的驱动能力，执行偏移消除操作。通过上述的方式，根据需求调整驱动模块150来调整灵敏放大电压线SAP/SAN的驱动能力，从而调整偏移消除操作的效果，可实现存储单元MC需要补偿读取数据“0”/“1”的能力。

本申请的实施例以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本申请各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是根据本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。