一种基于5G的卷积神经网络芯片加速方法

技术领域

本发明涉及计算机硬件领域以及芯片设计与卷积神经网络的融合，更具体地，本发明涉及一种基于5G的卷积神经网络芯片加速方法。

背景技术

随着新一代通信技术的革新，5G通信对芯片的处理能与基带协作性能的要求也变得越来越高，芯片的优化与芯片性能的改革逐渐成为了各大厂商关注的重点，如何提高芯片的处理能力，设计出低功耗，不卡顿的芯片也成为现阶段研究的难点。传统的cpu已无法处理快速增长的数据量，同时单纯的增加cpu的数量也不是最好的加速方式，无法适应当今简单轻便的移动端需求，深度学习与神经网络以其强大的计算能力，似乎可以更好的解决数据处理的问题，但是其运行时所需的框架对cpu的存储空间要求较高。因此，急切的需要提供一种方法，通过使用更容易搭建和部署的处理架构，用以更好的兼容深度学习与神经网络框架，通过搭建FPGA硬件加速平台，用以更好的适应硬件加速需求，以适应超出当前数据的扩展。

发明内容

针对现有技术中存在的一些问题，本发明提供了一种基于5G的卷积神经网络芯片加速方法，包括cpu数据处理，spi flash数据读写，卷积神经网络算法优化；所述的卷积神经网络算法优化基于FPGA处理器。

作为本发明的一种优选的技术方案，所述的cpu数据处理，包括运算器数据处理，用以处理cpu内部的数据运算；控制器数据处理，负责发送cpu每条指令所需的信息；寄存器数据处理，通过保存运算或者指令的一些临时文件，用以保证cpu运算速度。

作为本发明的一种优选的技术方案，所述的spiflash数据读写，包括在接收cpu所发出的关于写入数据指令后，开始接收写入数据，并产生底层接口波形，通过遵循特定的配置速率，再将写入数据逐步写入到FPGA中，同时在FPGA中设置中断，当FPGA模块完成数据处理任务后，可通知cpu读取数据指令，并进行数据读取。

作为本发明的一种优选的技术方案，所述的卷积神经网络算法优化，通过进行卷积特征的提取，用以获得输入数据并传送至卷积层优化加速器优化。

作为本发明的一种优选的技术方案，所述的卷积特征提取，通过设定5个卷积层和3个池化层，每个卷积层将接收到的特征数据作为输入数据，每个输入数据通过卷积映射生成输出特性，并进行全连接，用以将输出特性数据作为下一个卷积层的输入特征数据集。

作为本发明的一种优选的技术方案，所述的卷积层优化加速器，通过对输出特性数据与输入数据进行降维分割，以得到分割参数，通过使用HLS工具箱，将卷积层中的卷积运算公式参数根据分割参数设定，并进行不同网络层间模块复用计算。

作为本发明的一种优选的技术方案，所述不同网络层间模块复用计算，包括将所有卷积层采用同一种卷积神经网络算法并优化。

作为本发明的一种优选的技术方案，所述的HLS工具箱，通过将c/c++代码生成硬件设计所需的语言架构，并直接应用于FPGA中，用以处理FPGA中的硬件编程设计问题。

作为本发明的一种优选的技术方案，所述的池化层，通过对输入数据进行降维，并使用降维后的特征表示输入数据矩阵，用以降低信息冗余，防止过拟合现象发生。

作为本发明的一种优选的技术方案，所述的全连接，通过矩阵乘法计算，对池化的数据进行特征空间变换，将所得的数据信息提取整合后输出。

本发明与现有技术相比具有以下有益效果：

(1)本发明所述的卷积神经网络算法优化，针对5G通信所带来的数据量较大的问题，能够实现高性能和高度的并行计算，可以支持复杂的算数运算从而具有高效的数据处理能力。

(2)本发明所述的FGPA处理器，作为深度学习计算的加速硬件，针对cpu运算中处理较差的矩阵运算问题，FPGA可以提出更好的解决方式，同时FPGA编程可以随时改变其网络编程和算法，从而更适合进行算法的优化。

(3)本发明所述的分割参数，相比于传统的卷积神经网络加速，通过将多维数据通过分割参数进行降维，从而更好的适用于HLS工具箱进行数据流的并行处理，提高运算速度。

附图说明

图1为本发明所述基于5G的卷积神经网络芯片加速方法的流程示意图。

具体实施方式

本发明提供了基于5G的卷积神经网络芯片加速方法，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明作进一步详细说明。应当理解的是，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

如图1所示，包括cpu数据处理，spi flash数据读写，卷积神经网络算法优化；所述的卷积神经网络算法优化基于FPGA处理器。

在一种实施方式中，所述的5G，通常可将使用5G通信的芯片称作为5G芯片，包括射频芯片，基带芯片和应用处理器三部分，5G芯片具有超高速率和超低延迟的特性，但同时对其芯片的处理能力与基带的协作性能要求依然很高，现阶段，低功耗，高数据处理能力是5G芯片的主要发展趋势，而如何提高芯片的数据处理效率，和处理速度，是目前对芯片技术改进的重点。

本发明所述的cpu数据处理，包括运算器数据处理，用以处理cpu内部的数据运算；控制器数据处理，负责发送cpu每条指令所需的信息；寄存器数据处理，通过保存运算或者指令的一些临时文件，用以保证cpu运算速度。

本发明所述的spi flash数据读写，包括在接收cpu所发出的关于写入数据指令后，开始接收写入数据，并产生底层接口波形，通过遵循特定的配置速率，再将写入数据逐步写入到FPGA中，同时在FPGA中设置中断，当FPGA模块完成数据处理任务后，可通知cpu读取数据指令，并进行数据读取。

在一种实施方式中，所述的spiflash数据读写属于Flash ROM闪存，采用的SPI总线，全双工，通讯速率一般是100MHZ，具有可电擦写、掉电后数据不丢失的特性，且容量大、功耗低、速度快，在现代电子产品中应用广泛。

本发明所述的卷积神经网络算法优化，通过进行卷积特征的提取，用以获得输入数据并传送至卷积层优化加速器优化。

本发明所述的卷积特征提取，通过设定5个卷积层和3个池化层，每个卷积层将接收到的特征数据作为输入数据，每个输入数据通过卷积映射生成输出特性，并进行全连接，用以将输出特性数据作为下一个卷积层的输入特征数据集。

本发明所述的卷积层优化加速器，通过对输出特性数据与输入数据进行降维分割，以得到分割参数，通过使用HLS工具箱，将卷积层中的卷积运算公式参数根据分割参数设定，并进行不同网络层间模块复用计算。

本发明所述不同网络层间模块复用计算，包括将所有卷积层采用同一种卷积神经网络算法并优化。

本发明所述的HLS工具箱，通过将c/c++代码生成硬件设计所需的语言架构，并直接应用于FPGA中，用以处理FPGA中的硬件编程设计问题。

本发明所述的池化层，通过对输入数据进行降维，并使用降维后的特征表示输入数据矩阵，用以降低信息冗余，防止过拟合现象发生。

本发明所述的全连接，通过矩阵乘法计算，对池化的数据进行特征空间变换，将所得的数据信息提取整合后输出。

综上所述，本发明提供了一种基于5G的卷积神经网络芯片加速方法，通过建立FPGA处理器，将，在spiflash接收cpu所发出的关于配置FPGA的指令数据后，开始接收配置文件的数据，并产生配置FPGA底层接口波形，通过遵循特定的配置速率，将FPGA配置文件逐步配置到FPGA中。通过在FPGA中设置中断，当FPGA模块完成数据处理任务后，可通知cpu读取计算结果数据，完成数据的读写。通过使用卷积神经网络算法优化，进行卷积特征的提取，通过建立卷积层与池化层，对输入的数据进行处理，将获得的处理后的输入数据传送至卷积层优化加速器，计算分割参数对处理后的输入数据进行降维，并使用HLS工具箱对数据流进行的并行处理，将结果输出。

可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及其发明构思加以等同替换或改变，而所有的这些替换或改变都应属于本发明所附的权利要求书的保护范围。