具有电压保护机制的设备

技术领域

所公开的实施例涉及设备，且特定来说，涉及具有电压保护机制的电子设备。

背景技术

电子装置在操作期间经常利用多个电压电平。举例来说，存储器装置(例如快闪存储器及/或随机存取存储器(RAM))可利用较低电压电平(例如，高达5V)来表示数据状态及利用较高电压电平(例如，大于5V，例如20V)来对数据状态进行编程及/或擦除数据状态。电压电平的相对较大差异可提出需要克服以防止潜在故障的挑战，潜在故障例如与通过外部接点施加电相关联的静电放电(ESD)事件、电短路及/或电介质击穿。ESD事件可持续达相对较短的持续时间(例如，10毫秒或更少)，但会使内部操作电压/电流增加2倍或更大，借此损坏装置。

发明内容

一方面，本申请案提供一种设备，其包括：第一电压域；第二电压域；第一保护电路，其耦合到所述第一及第二电压域，所述第一保护电路经配置以基于第一触发条件将所述第一域电连接到所述第二域；及第二保护电路，其耦合到所述第一及第二电压域，所述第二保护电路经配置以基于第二触发条件将所述第二域电连接到所述第一域；其中所述第一及第二保护电路呈反并联配置。

另一方面，本申请案提供一种存储器系统，其包括：第一高电压(HV)电路；第二HV电路；保护电路，其电连接到所述第一HV电路及所述第二HV电路，所述保护电路包含：第一硅控整流器(SCR)，其具有：第一触发器电路，其电连接到所述第一电压电路，第一接地晶体管，其电连接于所述第一电压电路与接地之间且进一步电连接到所述第一触发器电路，其中所述第一接地晶体管经配置以根据所述第一触发器电路动态地控制所述第一电压电路与所述接地之间的电连接，及第一连接晶体管，其电连接于所述第一触发器电路与所述第二电压电路之间且进一步反并联地电连接到所述第一接地晶体管，其中所述第一连接晶体管经配置以动态地控制所述第一与第二电压电路之间的电连接；第二SCR，其反并联地电连接到所述第一SCR，所述第二SCR具有：第二触发器电路，其电连接到所述第一电压电路，第二接地晶体管，其电连接于所述第二电压电路与所述接地之间且进一步电连接到所述第二触发器电路，其中所述第二接地晶体管经配置以根据所述第二触发器电路动态地控制所述第二电压电路与所述接地之间的电连接，及第二连接晶体管，其电连接于所述第二触发器电路与所述第一电压电路之间且进一步反并联地电连接到所述第二接地晶体管，其中所述第二连接晶体管经配置以动态地控制所述第一与第二电压电路之间的电连接。

在又另一方面中，本申请案提供一种设备，其包括：共同硅P阱；嵌入于所述共同硅P阱中的第一保护电路，所述第一保护电路包含：第一阳极N阱，其具有电连接到第一电压域的P+区域及电连接到第一触发器电路的N+区域，及第一阴极N阱，其具有电连接到第二电压域的至少一N+区域；第二保护电路，其嵌入于所述共同硅P阱中与所述第一保护电路分离的位置处，所述第二保护电路包含：第二阳极N阱，其具有电连接到所述第二电压域的P+区域及电连接到第二触发器电路的N+区域，及第二阴极N阱，其具有电连接到所述第一电压域的至少一N+区域。

在又另一方面中，本申请案提供一种制造设备的方法，所述方法包括：提供共同硅P阱；形成至少部分嵌入于所述共同硅P阱中的第一硅控整流器(SCR)；形成至少部分嵌入于所述共同硅P阱中的第二SCR；将所述第一SCR电连接到第一电压域及第二电压域，其中所述第一SCR经配置以动态地控制所述第一电压域的一或多个电连接；及将所述第二SCR电连接到所述第一电压域及所述第二电压域，其中所述第二SCR经配置以动态地控制所述第二电压域的一或多个电连接。

附图说明

图1是根据本技术的实施例配置的存储器系统的框图。

图2是根据本技术的实施例的实例保护电路的电路图。

图3是根据本技术的实施例的另一实例保护电路的电路图。

图4是根据本技术的实施例的图3的实例保护电路的横截面图。

图5是说明根据本技术的实施例的制造设备的实例方法的流程图。

图6是根据本技术的实施例的包含存储器装置的系统的示意图。

具体实施方式

如下文更详细描述，本文中公开的技术涉及用于提供放电保护的电子设备/系统及相关方法。电子设备(例如，存储器装置，例如NAND装置)可包含不同电压域之间的ESD保护电路。举例来说，存储器装置(例如NAND快闪装置)可具有在较低电压电平(例如，小于5V)下操作或存储电荷以表示经存储信息的存储单元(cell)。而且，存储器装置可包含利用较高电压(例如，大于5V，例如10V到20V)例如对经存储信息进行编程及/或擦除经存储信息的其它电路。

在一些实施例中，ESD保护电路可包含不同电压域之间的一组反并联(例如，彼此平行但以相反方向定向的相同或匹配配置)ESD硅控整流器(SCR)。举例来说，SCR(例如，PNPN硅装置)中的每一者可包含耦合到触发器电路(例如基于RC的电路)的连接电路及/或放电电路。针对SCR中的每一者，触发器电路的源极可连接到触发阳极的P有源区，且触发器电路的漏极可连接到触发阳极的N有源区。在正常操作期间，SCR可基于P及N有源区处于相对相等的电势且触发器电路处于接通状态而处于断开状态。在ESD事件期间，触发器电路可转到接通状态。在SCR接通PNP且继而接通NPN时，在P有源区与N有源区之间可允许存在电势差，借此提供利用SCR得到的特有低阻抗ESD保护。

图1是具有根据本技术的实施例配置的存储器装置100的系统101的框图。如展示，存储器装置100包含主存储器102(例如NAND闪存、NOR闪存、硫属化物PCM等)及可操作地将主存储器102耦合到主机装置108(例如上游中央处理器(CPU))的控制器106。主存储器102包含多个存储器区域或存储器部件(unit)120，其每一者包含多个存储器单元122。存储器部件120可为个别存储器裸片、单个存储器裸片中的存储器平面、与穿硅通路(TSV)垂直连接的存储器裸片堆叠或类似物。举例来说，在一个实施例中，存储器部件120中的每一者可由半导体裸片形成且可与其它存储器部件裸片一起布置在单个装置封装(未展示)中。在其它实施例中，多个存储器部件120可共同定位在单个裸片上及/或经分布在多个装置封装上。存储器单元122可包含例如浮动栅极、电荷陷阱(trap)、相变、铁电、磁阻存储元件及/或经配置以永久或半永久地存储数据的其它合适的存储元件。主存储器102及/或个别存储器部件120还可包含用于存取存储器单元122及/或对其进行编程(例如写入)以及其它功能性(例如用于处理信息及/或与控制器106通信)的其它电路组件(未展示)，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等。

存储器单元122可经布置成行124(例如，每一行对应于字线)及列126(例如，每一列对应于位线)。每一字线可包含一或多个存储器页，这取决于所述字线的存储器单元122经配置以存储的数据状态的数目。举例来说，其中每一存储器单元122经配置以存储两种数据状态中的一者的存储器单元122(例如，经配置以每一者存储一个位的SLC存储器单元)的单个字线可包含单个存储器页。替代地，其中每一存储器单元122经配置以存储四种数据状态中的一者的存储器单元122(例如，经配置以每一者存储两个位的MLC存储器单元)的单个字线可包含两个存储器页。此外，存储器页124可经交错使得包括其中每一存储器单元122经配置以存储两种数据状态中的一者的存储器单元122(例如SLC存储器单元)的字线在“偶奇位线架构”中可横跨两个存储器页，其中单个字线的奇数列126中的所有存储器单元122都经分组作为第一存储器页，且同一字线的偶数列126中的所有存储器单元122都经分组作为第二存储器页。当偶奇位线架构用于其中每一存储器单元122经配置以存储较大数目个数据状态的存储器单元122(例如，经配置为MLC、TLC、QLC等的存储器单元)的字线中时，每字线存储器页的数目可甚至更高(例如，4个、6个、8个等)。

每一列126可包含连接到共同源极的一串串联耦合的存储器单元122。每一串的存储器单元122可串联连接于源极选择晶体管(例如场效晶体管)与漏极选择晶体管(例如场效晶体管)之间。源极选择晶体管可共同耦合到源极选择线，且漏极选择晶体管可共同耦合到漏极选择线。

在其它实施例中，存储器单元122可经布置成与所说明实施例中展示的不同类型的阶层及/或群组。此外，尽管在所说明实施例中出于说明目的以特定数目个存储器单元、行、列、块及存储器部件来展示，但存储器单元、行、列、块及存储器部件的数目可改变，且在其它实施例中，尺度可比所说明实例中展示的更大或更小。举例来说，在一些实施例中，存储器装置100可仅包含一个存储器部件120。替代地，存储器装置100可包含2个、3个、4个、8个、10个或多于10个(例如，16个、32个、64个或更多个)存储器部件120。尽管在图1中将存储器部件120展示为每一者包含2个存储器块128，但在其它实施例中，每一存储器部件120可包含1个、3个、4个、8个或更多个(例如16个、32个、64个、100个、128个、256个或更多个)存储器块。在一些实施例中，每一存储器块128可包含例如2

控制器106可为微控制器、专用逻辑电路系统(例如，场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。控制器106可包含经配置以执行存储于存储器中的指令的处理器130。在所说明实例中，控制器106的存储器包含经配置以执行用于控制存储器装置100的操作(包含管理主存储器102及处置存储器装置100与主机装置108之间的通信)的各种过程、逻辑流及例程的嵌入式存储器132。在一些实施例中，嵌入式存储器132可包含存储例如存储器指针、经提取数据等的存储器寄存器。嵌入式存储器132可包含用于存储存储器寄存器的易失性及/或非易失性存储器(例如DRAM、SRAM、NAND、NOR、PCM)，且还可包含只读存储器(ROM)(例如，用于存储微代码)。尽管在图1中陈述的实例中，已将存储器装置100说明为包含控制器106，但在本技术的另一实施例中，存储器装置可不包含控制器，且可代替地依赖于外部控制(例如，由外部主机或由与存储器装置分离的处理器或控制器提供)。

在操作中，控制器106可例如通过写入到数个群组的存储器页及/或存储器块128来直接写入主存储器102的各个存储器区域或以其它方式对其进行编程(例如，擦除)。在基于NAND的存储器中，写入操作通常包含用特定数据值(例如，具有逻辑0或逻辑1值的一串数据位)对所选择存储器页的中存储器单元122进行编程。除了擦除操作将整个存储器块128或多个存储器块128重新编程到相同数据状态(例如，逻辑1)之外，擦除操作类似于写入操作。

控制器106及/或主存储器102可耦合到经配置以提供操作期间使用的电力的电源电路150。电源电路150可将较低电压(例如，低于5V)及/或较高电压(例如，大于5V)提供到不同电路/域。举例来说，电源电路150可包含提供用于读取存储器区域及/或用于执行内部操作的较低电压的电路。另外，电源电路150可包含经配置以提供用于对存储器区域进行编程的较高电压的高电压源152。

控制器106通过主机装置接口110与主机装置108通信。在一些实施例中，主机装置108及控制器106可通过例如串行附接SCSI(SAS)、串行AT附接(SATA)接口、外围组件互联高速(PCIe)的串行接口或其它合适的接口(例如，并行接口)通信。主机装置108可发送各种请求(以例如数据包或数据包串流的形式)到控制器106。请求可包含用于写入、擦除、返回信息及/或用于执行特定操作(例如修整(TRIM)操作)的命令。请求还可包含中断或指示条件的变化(例如，功率损失事件)的另一命令，其可触发功率损失算法的实施。

主机装置108可为能够利用存储器来暂时或永久存储信息的多个电子装置中的任一者或其组件。举例来说，主机装置108可为计算装置，例如桌面或便携式计算机、服务器、手持式装置(例如移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其一些组件(例如中央处理部件、协同处理器、专用存储器控制器等)。主机装置108可为联网装置(例如交换机、路由器等)或数字图像、音频及/或视频的记录器、车辆、家用电器、玩具或许多其它产品中的任一者。在一个实施例中，主机装置108可直接连接到存储器装置100，但在其它实施例中，主机装置108可间接连接到存储器装置100(例如，通过联网连接或通过中介装置)。

图2是实例保护电路200(例如ESD保护电路)的电路图。在一些NAND装置中，保护电路200包含放置在两个域之间的逻辑201。举例来说，晶体管202可连接第一电压域212(例如HV1，例如PMON)及第二电压域214(例如HV2，例如VPP)。逻辑201可经配置以检测ESD事件(例如，经监测电压增加超过阈值电平及/或在阈值持续时间内增加)且相应地接通晶体管202。

图3是根据本技术的实施例的另一实例保护电路300(例如ESD保护电路)的电路图。在一些实施例中，图1的存储器装置100可包含不同电压域之间的保护电路300。举例来说，存储器装置可包含第一电压域302(例如高电压(HV)域，例如VPP垫)与第二电压域304(例如不同的HV域，例如PMON垫)之间的保护电路300。第一电压域302及第二电压域304可对应于相同的电压电平或不同的电压电平。在一些实施例中，第一电压域302及/或第二电压域304可对应于大于5V的电压电平，例如，10V、21V、28V等。

保护电路300可包含经配置以保护经连接电压域及/或所述域之间的连接的一组ESD保护电路(例如第一SCR 312及第二SCR 314)。举例来说，保护电路300可包含背对背及/或呈反并联配置连接于第一电压域302与第二电压域304之间的第一SCR 312及第二SCR314。第一SCR 312可经配置以在一个模式(例如正常操作)中将第一电压域302与第二电压域304断开。在另一操作模式中(例如，响应于ESD事件或在ESD事件期间)，第一SCR 312可将第一电压域302连接到第二电压域304。类似地，第二SCR 314可经配置以在一个操作模式中(例如，在正常操作期间)断开电压域。在另一操作模式中，第二SCR 314可连接电压域。换句话来说，保护电路300可在正常操作期间保持开路，借此将第一电压域302与第二电压域304隔离。

保护电路300可进一步包含触发器电路，其耦合到ESD保护电路中的每一者且经配置以控制ESD保护电路的操作模式。举例来说，第一SCR 312及第二SCR 314每一者可包含触发器电路(例如，分别是第一触发器电路322及第二触发器电路324)。在一些实施例中，每一触发器电路可包含晶体管(例如MOSFET装置，例如超高电压保护(SHVP)装置)及经配置以检测ESD事件的调谐电路(例如RC电路)。触发器晶体管可包含连接到对应电压域的第一端子(例如源极)及连接到对应SCR的第二端子(例如漏极)。触发器晶体管的控制端子(例如栅极)可连接到调谐电路。如图3中说明，调谐电路可包含电阻器(例如多晶硅电阻器)，其在一个端连接到接地且在另一端连接到电容器(例如金属边缘)及触发器晶体管的栅极。电容器的相对端子可连接到对应电压域。RC值可经预定以定义触发ESD条件，例如电压阈值、持续时间阈值、电压变化的转换速率等。保护电路300可在正常操作期间使用SHVP装置在默认接通栅极配置下保持断开(例如开路)。

如图3中说明，SCR每一者可包含呈反并联配置连接的一组晶体管(例如BJT装置，例如PNP晶体管及NPN晶体管)。举例来说，第一SCR 312及第二SCR 314每一者可包含接地晶体管332及连接晶体管334。针对第一SCR 312，接地晶体管332(例如PNP晶体管)可包含连接到第一电压域302的第一端子(例如发射极)及连接到接地路径/电阻器的第二端子(例如集电极)。接地晶体管332的控制端子(例如基极)可连接到触发器电路(例如在触发器晶体管的漏极处)及连接晶体管334(例如在集电极处)。连接晶体管334(例如NPN晶体管)可包含连接到第二电压域304的第一端子(例如发射极)及连接到接地晶体管332的控制端子及触发器电路(例如，在触发器晶体管的漏极处)的第二端子(例如，集电极)。连接晶体管334的控制端子(例如基极)可连接到接地晶体管332(例如，在集电极处)及接地路径/电阻器。因此，在正常操作期间，连接晶体管334及触发晶体管可保持非活动且电隔离电压域。当触发器电路检测到ESD事件时，接地晶体管332及连接晶体管334可激活，借此在电压域之间提供电连接。

第一电压域302与第二电压域304之间的保护电路300(例如彼此反并联连接的第一SCR 312及第二SCR 314)提供针对电压波动的经增加保护且增加整个设备的稳健性。举例来说，相较于图2的晶体管202，第一电压域302与第二电压域304之间的彼此反并联连接的第一SCR 312及第二SCR 314提供经增加稳健性。此外，每一者包含连接晶体管及接地晶体管的第一SCR 312及第二SCR 314可经由额外及单独连接路径提供额外保护。

另外，第一电压域302与第二电压域304之间的彼此反并联连接的第一SCR 312及第二SCR 314可通过允许对两个电压域独立地通电而为整个设备提供经增强灵活性。保护电路300可在触发器电路检测到ESD条件时激活，否则保持非活动。第一SCR 312及第二SCR314的反并联配置可防止对于不满足ESD条件的电压波动(即，在极短持续时间内极高的电压/电流电平)跨两个电压域的泄漏电流。因而，即使是在不同时间对电压域通电，保护电路300也可防止两个域之间及从两个域到保护电路300内的接地连接的泄漏电流。因此，可独立地(即，以任何顺序)对两个电压域通电，借此除去任何加电顺序要求。

图4是根据本技术的实施例的图3的实例保护电路300的横截面图。横截面图可说明SCR(例如PNPN硅装置)的硅层级布局。举例来说，第一SCR 312及第二SCR 314可形成于共同P阱402之上。每一SCR的阴极及阳极控制部分可经由其中包含N+及/或P+区域的N阱形成。

第一SCR 312可包含使用嵌入于共同P阱402中的N阱412形成的阳极。所述阳极可进一步包含连接到第一电压域302的P+区域及连接到第一触发器电路322的N+区域。第一SCR 312可进一步包含使用嵌入于共同P阱中的N阱414形成的阴极。阴极可包含连接到第二电压域304的N+区域。嵌入于共同P阱中且具有P+及/或N+区域的N阱412及414可对应于图3的接地晶体管332及第一SCR 312的图3的连接晶体管334。

第二SCR 314可包含使用嵌入于共同P阱402中的N阱422形成的阳极。所述阳极可进一步包含连接到第二触发器电路324的N+区域及连接到第二电压域304的P+区域。第二SCR 314可进一步包含使用嵌入于共同P阱402中的N阱424形成的阴极。阴极可包含连接到第一电压域302的N+区域。嵌入于共同P阱中且具有P+及/或N+区域的N阱422及424可对应于第二SCR 314的接地晶体管332及连接晶体管334。

在一些实施例中，第一SCR 312及/或第二SCR 314的阴极可分别进一步包含连接到第二电压域304及/或第一电压域302的P+区域。阴极N阱中的额外P+区域及/或对应连接可改进电流设计规则检查(DRC)及布局对比原理图检查(LVS)验证过程。

在正常操作期间，保护电路300可为断开，这是因为P及N有源区由于SHVP装置的有源状态而处于相对类似的电势。在ESD事件期间，RC电路可拉升SHVP栅极上的电压，且SHVP可关断。在SCR中的P有源区与N有源区之间可允许存在电势差，借此接通PNP且继而接通NPN以利用SCR提供低阻抗ESD保护。

图5是说明根据本技术的实施例的制造设备(例如，图1的存储器装置100、图1的系统101、图3的保护电路300及/或其中一部分)的实例方法500的流程图。举例来说，方法500可用于制造保护电路300，保护电路300包含如图3及图4中所说明的在第一电压域302与第二电压域304之间彼此反并联连接的第一SCR 312及第二SCR 314。

在框502，方法500可包含提供共同硅P阱(例如，图4的共同P阱402)。提供共同硅P阱可包含提供硅P衬底或在硅N衬底中形成P阱，例如经由离子植入过程。

在框504，方法500可包含形成第一电路(例如第一SCR 312)。第一SCR 312可经形成至少部分嵌入于共同P阱402中。形成第一SCR 312可包含形成图3的接地晶体管332及图3的连接晶体管334。举例来说，方法500可包含在框512形成第一SCR 312的第一阳极及在框514形成第一SCR 312的第一阴极。在一些实施例中，第一阳极及阴极可经形成作为嵌入于共同P阱402中的N阱(例如，分别是图4的N阱412及图4的N阱414)。N阱可通过将离子植入到共同P阱402的对应位置/区域而形成。N阱每一者可包含分别经由在N阱的对应位置/区域中扩散或离子植入P+及/或N+掺杂剂形成的P+区域及/或N+区域。

在框516，方法500可包含形成第一触发器电路(例如，图3的第一触发器电路322)。在一些实施例中，第一触发器电路可包含具有连接到第一电压域302的第一端子及连接到电阻器的第二端子的电容器。电阻器可连接到与电容器相对的接地。可对应于第一触发条件，例如根据阈值电压、阈值持续时间及/或表示ESD事件或其它潜在损坏条件的电压阈值变化速率来调谐电阻器及电容器。

形成第一触发器电路可包含以硅形成第一触发器晶体管及/或将电阻器及电容器附接到所述第一触发器晶体管。在一些实施例中，第一触发器晶体管可包含连接到第一电压域302的第一端子、连接到阳极N阱的N+区域的第二端子及电连接到连接电阻器及电容器的节点的控制端子。因此，第一触发器电路可经配置以基于第一触发条件的检测而改变操作状态，例如通过切换到断开状态及使第一及第二电压域彼此断开。此外，第一触发器电路可经配置/连接以操作接地晶体管以基于第一触发条件的检测将第一电压域302连接到接地路径(例如，连接到接地的电阻器)。

在框506，方法500可包含形成第二电路(例如第二SCR 314)。第二SCR 314可经形成至少部分嵌入于共同P阱402中。形成第二SCR 314可包含形成接地晶体管332及连接晶体管334。举例来说，方法500可包含在框522形成第二SCR 314的第一阳极及在框524形成第二SCR 314的第一阴极。在一些实施例中，第一阳极及阴极可经形成作为嵌入于共同P阱402中的N阱(例如，分别是图4的N阱422及图4的N阱424)。N阱可通过将离子植入到共同P阱402的对应位置/区域而形成。N阱每一者可包含分别经由在N阱的对应位置/区域中扩散或离子植入P+及/或N+掺杂剂形成的P+区域及/或N+区域。

在框526，方法500可包含形成第二触发器电路(例如，图3的第二触发器电路324)。在一些实施例中，第二触发器电路可包含具有连接到第二电压域304的第一端子及连接到电阻器的第二端子的电容器。电阻器可连接到与电容器相对的接地。可对应于第二触发条件，例如根据阈值电压、阈值持续时间及/或表示ESD事件或其它潜在损坏条件的电压阈值变化速率来调谐电阻器及电容器。第二触发条件可对应于第二电压域304。第二触发条件可匹配或不同于第一触发条件。

形成第二触发器电路可包含以硅形成第二触发器晶体管及/或将电阻器及电容器附接到所述第二触发器晶体管。在一些实施例中，第二触发器晶体管可包含连接到第二电压域304的第一端子、连接到阳极N阱的N+区域的第二端子及电连接到连接电阻器及电容器的节点的控制端子。因此，第二触发器电路可经配置以基于第一触发条件的检测而改变操作状态，例如通过切换到断开状态及使第一及第二电压域彼此断开。此外，第二触发器电路可经配置/连接以操作接地晶体管以基于第二触发条件的检测将第二电压域304连接到接地路径(例如，连接到接地的电阻器)。

在框508，方法500可包含将经形成电路(例如第一SCR 312及第二SCR 314)电连接到电压域(例如第一电压域302及第二电压域304)。举例来说，方法500可包含在框532将第一SCR 312连接到第一电压域302及在框534将第一SCR 312连接到第二电压域304。将第一SCR 312连接到第一电压域302可包含将N阱412的P+区域、第一触发器电路322的触发晶体管及/或第一触发器电路322的电容器连接到第一电压域302。将第一SCR 312连接到第二电压域304可包含将N阱414的N+区域及/或P+区域连接到第二电压域304。

另外，方法500可包含在框536将第二SCR 314连接到第二电压域304及在框538将第二SCR 314连接到第一HV域。将第二SCR 314连接到第二电压域304可包含将N阱422的P+区域、第二触发器电路324的触发晶体管及/或第二触发器电路324的电容器连接到第二电压域304。将第二SCR 314连接到第一电压域302可包含将N阱424的N+区域及/或P+区域连接到第一电压域302。

图6是根据本技术的实施例的包含存储器装置的系统的示意图。上文参考图1到5描述的前述存储器装置中的任一者可经并入到无数更大及/或更复杂系统中的任何者中，其代表性实例是图6中示意性地展示的系统680。系统680可包含存储器装置600、电源682、驱动器684、处理器686及/或其它子系统或组件688。存储器装置600可包含大体上类似于上文参考图1到5描述的存储器装置的特征的特征，且可因此包含用于执行来自主机装置的直接读取请求的各种特征。所得系统680可执行多种多样功能中的任何者，例如存储器存储、数据处理及/或其它合适的功能。因此，代表性系统680可包含(不具限制性)手持式装置(例如，移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、车辆、家用电器及其它产品。系统680的组件可容置于单个部件或分布于多个互连部件之上(例如，通过通信网络)。系统680的组件还可包含远程装置及多种多样计算机可读媒体中的任何者。

应注意，上文描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的实施例。

本文中描述的信息及信号可使用多种不同科技及技术中的任何者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有多种位宽度。

本文论述的装置，包含存储器装置，可经形成在半导体衬底或裸片(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行。

本文中描述的功能可经实施于由处理器、固件或其任何组合执行的硬件、软件中。其它实例及实施方案在本公开及所附权利要求书的范围内。实施功能的特征还可物理地定位在各个位置处，包含经分布使得功能的部分在不同物理位置处实施。

如本文使用，包含权利要求书中的内容，项目列表(例如，由例如“……中的至少一者”或“……中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。另外，如本文使用，短语“基于”不应被解释为对一组封闭条件的引用。举例来说，被描述为“基于条件A”的示范性步骤可为基于条件A及条件B两者而不脱离本公开的范围。换句话来说，如本文使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。

从前文应了解，本文已出于说明目的描述本发明的特定实施例，但可在不偏离本发明的范围的情况下进行各种修改。实情是，在前文描述中，论述众多特定细节以提供对本技术的实施例的透彻及可行的描述。然而，相关领域的技术人员应认识到，可无需特定细节中的一或多者来实践本公开。在其它例子中，未展示或未详细描述通常与存储器系统及装置相关联的众所周知的结构或操作，以避免模糊本技术的其它方面。一般来说，应理解，除本文中公开的那些特定实施例外的各种其它装置、系统及方法也可在本技术的范围内。