半导体器件及其制造方法

技术领域

本公开涉及半导体器件及其制造方法。

背景技术

在制造诸如FinFET或其他晶体管之类的半导体器件时，通常采用“后栅极”工艺，其中首先形成虚设栅极结构，并且随后用金属栅极代替该虚设栅极结构。在用以去除虚设结构的蚀刻工艺期间可能损坏周围的结构，例如源极/漏极区域。因此，需要改进的蚀刻工艺和由此产生的结构。

发明内容

根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：形成虚设栅极和相邻结构；使用定向蚀刻，去除一些但并非全部的所述虚设栅极以形成沟槽，其中，所述虚设栅极的一部分保留并保护所述相邻结构；以及在所述沟槽中形成栅极电极。

根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：形成从半导体衬底延伸的鳍；在所述鳍之上沉积虚设栅极材料；对所述虚设栅极材料进行图案化以形成在所述鳍的顶部之上并沿着所述鳍的侧壁延伸的虚设栅极；在所述虚设栅极上沉积间隔件材料，并且对所述间隔件材料进行图案化以在所述虚设栅极的相应侧壁上形成间隔件；使用所述虚设栅极和所述间隔件作为掩模，蚀刻所述鳍的部分以形成鳍凹槽；利用源极/漏极区域来填充各个鳍凹槽；沉积电介质层以围绕所述虚设栅极、所述源极/漏极区域和所述鳍；各向同性地蚀刻所述虚设栅极以去除所述虚设栅极的顶部部分并留下所述虚设栅极的底部部分；各向异性地蚀刻所述虚设栅极的底部部分以部分地去除所述虚设栅极的底部部分并留下所述虚设栅极的残余部分；以及在所述虚设栅极的残余部分上形成金属栅极电极。

根据本公开的又一实施例，提供了一种半导体器件，包括：鳍，所述鳍从衬底向上延伸；隔离材料，所述隔离材料形成在所述鳍之上；栅极，在所述隔离材料中的沟槽内并包括栅极电介质，所述栅极在所述鳍的顶部和侧壁之上延伸；以及多晶硅材料，所述多晶硅材料沿着所述沟槽的底部部分延伸，所述多晶硅材料位于所述栅极电介质和所述衬底之间。

附图说明

在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。

图1、图2、图3A-3B、图4、图5A-5B、图6A-6D、图7A-7B、图8A-8D和图9A-9B示出了使用两步去除工艺以去除虚设栅极堆叠而形成器件(例如，晶体管)的示例性方法中的中间步骤以及所得器件。

图10是示出如本文所公开的示例性方法中的相关步骤的流程图。

具体实施方式

下面的公开内容提供了用于实现本所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据各种示例性实施例，提供了使用替换栅极工艺形成的晶体管及其形成方法。根据一些实施例，示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和示例性实施例，相同的附图标记用于表示相同的元件。在示出的示例性实施例中，鳍式场效应晶体管(FinFET)的形成用作示例以解释本公开的概念。其他多栅极晶体管、栅极全环绕(gate all around，GAA)晶体管以及在一些情况下的平面晶体管也可以采用本公开的实施例。

图1至图9B示出了根据本公开的一些实施例的在形成诸如FinFET晶体管之类的半导体器件中的中间阶段的截面图、透视图和平面图。图1至图9B所示的步骤也示意性地反映在如图10所示的工艺流程200中。

图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22可以形成为从衬底20的顶表面延伸到衬底20中。衬底20的在相邻STI区域22之间的部分称为半导体条带24。根据一些示例性实施例，半导体条带24的顶表面和STI区域22的顶表面可以基本上彼此齐平。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此，半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过以下方式形成的替换条带：蚀刻衬底20的在STI区域22之间的部分以形成凹槽，并且执行外延以在凹槽中再生长另一种半导体材料。因此，半导体条带24由与衬底20的半导体材料不同的半导体材料形成。根据一些示例性实施例，半导体条带24由硅锗、硅碳或III-V族化合物半导体材料形成。尽管仅示出了两个半导体条带24，但是在实施例中，在衬底20上形成了很多，甚至数千个或更多的半导体条带24。另外，值得注意的是，附图未按比例绘制。相反，一些特征被示出为在尺寸、厚度、深度等方面被夸大，以允许更容易地理解所公开的特征。

STI区域22可以包括衬里氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬里氧化物也可以是使用以下方法形成的经沉积的氧化硅层：例如，原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)。STI区域22还可以包括在衬里氧化物之上的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成该电介质材料。

参考图2，STI区域22被凹陷，从而半导体条带24的顶部部分突出得比STI区域22的剩余部分的顶表面22A更高，以形成突出鳍24’。相应的步骤在如图10所示的工艺流程200中被示为步骤202。可以使用干法蚀刻工艺来执行蚀刻，在该干法蚀刻工艺中将HF

在上述示例性实施例中，可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来对鳍进行图案化。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建以下图案：该图案的间距例如比使用单一直接光刻工艺可获得的间距更小。例如，在一个实施例中，在衬底之上形成牺牲层并且使用光刻工艺来对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行图案化。

突出鳍24’的材料还可以用与衬底20的材料不同的材料代替。例如，突出鳍24’可以由以下各项形成：Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge或III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs)等。应注意，并非衬底上的所有鳍都需要具有相同的尺寸、形状或材料。作为一个示例，可以设想，某些鳍将用于制造p型晶体管(或使用p型晶体管结构的电容器、二极管等)，而其他鳍将用于制造n型晶体管(或使用n型晶体管结构的电容器、二极管等)。因此，例如，衬底上的所谓的p型鳍可以全部具有相同的材料，但是相对于所谓的n型鳍可以具有不同的材料(或者至少部分地具有不同的材料)。作为另一示例，衬底上的一些鳍，无论是n型还是p型，在鳍长度或甚至鳍宽度方面可能与其他鳍不同。在了解了本公开之后，如对于本领域技术人员而言将显而易见的是，鳍宽度的差异可导致形成在各个鳍上的所得晶体管的沟道长度的差异。

参考图3A，虚设栅极堆叠30形成在(突出)鳍24’的顶表面和侧壁上。相应的步骤在如图10所示的工艺流程200中被示为步骤204。虚设栅极堆叠30可以包括虚设栅极电介质32和虚设栅极电介质32之上的虚设栅极电极34。例如，可以使用多晶硅来形成虚设栅极电极34，并且也可以使用其他材料。虚设栅极堆叠30中的每一个还可以包括虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或其多层形成。虚设栅极堆叠30可以跨过单个或多个突出鳍24’和/或STI区域22。虚设栅极堆叠30的纵向方向还垂直于突出鳍24’的纵向方向。本领域技术人员将认识到，可以通过以下方式来形成虚设栅极堆叠：毯式沉积从其形成虚设栅极堆叠的一层或多层材料，然后使用光刻和蚀刻或其他图案化技术来单独地或共同地对这些层进行图案化以形成单独的虚设栅极堆叠。在所示的实施例中，两个虚设栅极堆叠各自分别在两个相邻鳍之上延伸。在实践中，在了解了本公开之后，通过例行实验对于本领域技术人员而言将显而易见的是，尽管鳍和栅极堆叠的具体数量和布置以及它们之间的关系本质上是设计选择的问题，但是在一些实施例中，可能的情况是许多栅极堆叠将在许多鳍之上延伸。

接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、氧化硅、碳氮化硅、氧氮化硅、硅氧碳氮化物等之类的电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。尽管为了简化而仅示出了单个栅极间隔件，但是在本公开的预期范围内，可以在形成FinFET或类似类型的晶体管时使用两个或更多个栅极间隔件。栅极间隔件可以用于自对准去除鳍的部分，如下所述。例如，栅极间隔件也可以用于自对准形成轻掺杂漏极(LDD)区域、袋状注入(pocketimplant)、晕环注入(halo implant)等。

在图3B中示出了图3A所示的结构的截面图。该截面图是从包含图3A中的线A-A的垂直平面获得的。如图3B所示，示出了虚设栅极堆叠30之一。由于诸如虚设栅极堆叠30的图案化中的蚀刻效果之类的工艺原因，虚设栅极堆叠30的底部部分比相应的上部部分更宽。另外，虚设栅极堆叠30可能包括具有笔直的和垂直的侧壁的上部部分、和具有倾斜的或渐缩的侧壁的下部部分。倾斜的侧壁也可以是笔直的，或者可以是具有轻微弯曲的基本上笔直的。虚设栅极堆叠30的底部部分的加宽被称为基脚效应(footing effect)，并且加宽的部分被称为基脚区域(或部分)，如部分30’所示。这种基脚现象在虚设栅极堆叠和STI层(与鳍的侧壁邻近，虚设栅极堆叠形成于其上)之间的相交处或“拐角”处特别明显，并且在虚设栅极堆叠、鳍和STI层之间的交叉点或“拐角”处更为明显。基脚部分30’与栅极间隔件38的部分重叠。根据本公开的一些实施例，栅极堆叠30的底部宽度W1和顶部部分(具有垂直边缘)的宽度W2之间的差大于约4nm，并且可以在约4nm和约12nm之间的范围内。栅极间隔件38可以遵循虚设栅极堆叠30的侧壁的轮廓，并因此也具有基脚部分。

根据本公开的一些实施例，执行蚀刻步骤(以下称为源极/漏极凹陷)以蚀刻突出鳍24’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，从而得到图4所示的结构。该凹陷可以是各向异性的，并因此鳍24’的位于虚设栅极堆叠30和栅极间隔件38正下方的部分受到保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。因此，在STI区域22之间形成凹槽40。凹槽40位于虚设栅极堆叠30的相反侧。

接下来，通过在凹槽40中选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，从而得到图5A中的结构。相应的步骤在如图10所示的工艺流程200中被示为步骤206。根据一些示例性实施例，外延区域42包括硅锗、硅或硅碳。根据所得FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42由III-V族化合物半导体形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合或多其层。在外延区域42完全填充凹槽40之后，外延区域42开始水平扩展，并且可以形成小平面(facet)。在一些实施例中，一系列外延生长和蚀刻工艺可以被执行以去除、改变小平面轮廓、或以其他方式改变小平面轮廓的形状。在一些实施例中(未示出)，相邻鳍24’上的相邻外延区域42可以水平生长，直到它们融合在一起为止。

在外延步骤之后，可以进一步向外延区域42注入p型或n型杂质以形成源极和漏极区域，也使用附图标记42表示该源极和漏极区域。根据本公开的替代实施例，当在外延期间利用p型或n型杂质原位掺杂外延区域42以形成源极/漏极区域时，跳过注入步骤。外延源极/漏极区域42包括形成在STI区域22中的下部部分、和形成在STI区域22的顶表面之上的上部部分。

图5B示出了根据本公开的替代实施例的包层(cladding)源极/漏极区域42的形成。根据这些实施例，如图3所示的突出鳍24’未被凹陷，并且外延区域41生长在突出鳍24’上。根据所得FinFET是p型还是n型FinFET，外延区域41的材料可以类似于如图5A所示的外延半导体材料42的材料。例如，外延区域41可以包括硅锗、硅或碳硅。根据所得FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域41由III-V族化合物半导体形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合或多其层。在外延区域42完全填充凹槽40之后，外延区域41开始水平扩展，并且可以形成小平面。在一些实施例中，一系列外延生长和蚀刻工艺可以是去除、改变小平面轮廓或以其他方式改变小平面轮廓的形状。在一些实施例中(未示出)，相邻鳍24’上的相邻外延区域41可以水平生长，直到它们融合在一起为止。因此，源极/漏极42包括突出鳍24’和外延区域41。可以(或可以不)执行注入以注入n型杂质或p型杂质。

图6A示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的步骤在如图10所示的工艺流程200中被示为步骤208。CESL 46可以由氮化硅、碳氮化硅等形成。例如，可以使用诸如ALD或CVD之类的共形沉积方法来形成CESL 46。尽管示出了单个CESL层，但是在本公开的预期范围内，可以沉积或以其他方式形成两个或更多个具有相同或不同的各自厚度的、并且具有相同或不同的各自材料的CESL层，以代替图6A所示的单个CESL层46。ILD 48可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的电介质材料。ILD 48还可以由含氧电介质材料制成，它可以是基于氧化硅的，例如正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物(SiO

在图6B中示出了图6A所示的结构的截面图。该截面图是从包含图6A中的线A-A的垂直平面获得的。如图6B所示，类似于间隔件38，CESL46也遵循包括基脚区域30’的虚设栅极堆叠30的轮廓，并因此CESL 46也具有向外变宽的部分，与虚设堆叠30一样。

在一些实施例中，未使用硬掩模36，或者如果使用过硬掩模36的话，则在形成CESL46和ILD 48之前去除该硬掩模36。这样的实施例在图6C和图6D中示出。如图所示，在这样的实施例中，在CMP或其他平坦化步骤之后，虚设栅极电极34与ILD 48的顶表面共面或至少基本上共面。根据本公开所介绍的，本领域技术人员应当认识到，在图6A和图6C以及其他透视图中未具体示出基脚区域30’，但是如图6B和图6D、以及其他截面图所示仍在存在。

接下来，去除包括硬掩模层36、虚设栅极电极34和虚设栅极电介质32的虚设栅极堆叠30，并随后利用包括金属栅极和替换栅极电介质的替换栅极堆叠来代替该虚设栅极堆叠30，如下所述。

在用于去除虚设栅极堆叠30的常规工艺中，诸如湿法蚀刻、远程等离子体蚀刻等之类的各向同性蚀刻用于完全去除包括硬掩模36(如果存在的话)和虚设栅极电极34的虚设栅极堆叠。在一些实例中，虚设栅极电介质32也可以在虚设栅极堆叠去除工艺中被去除(蚀刻)，而在其他实例中，一些或全部的虚设栅极电介质可以在去除虚设栅极堆叠30之后保留。然而，本公开的发明人已经认识到，虚设栅极堆叠去除(蚀刻)工艺可能导致对诸如源极/漏极区域42之类的相邻结构的损坏。尽管尚不完全理解这种现象下的机理，但发明人认为，上述虚设栅极堆叠的基脚区域导致间隔件38和CESL 46在蚀刻工艺期间损坏或受损。这种损坏或受损可允许蚀刻剂/蚀刻工艺侵蚀诸如源极/漏极区域42以及可能的鳍24’之类的相邻结构。已经观察到，在某些情况下，源极/漏极区域和/或鳍区域可能发生损坏(例如，部分去除、点蚀(pitting)等)，而在极端情况下，全部或几乎全部去除了这些结构。

图7A至图9B示出了优选实施例中的步骤，这些步骤在虚设栅极堆叠去除工艺期间最小化或消除了对相邻结构的损坏。图7A和图7B示出了虚设栅极堆叠30的第一部分蚀刻的结果，包括硬掩模36(如果使用的话)和虚设栅极电极34的上部。在所示实施例中，虚设栅极堆叠30的第一部分蚀刻是各向同性蚀刻，即效果上并非定向的蚀刻。相应的步骤在如图10所示的工艺流程200中被示为步骤210。在实施例中，将虚设栅极堆叠暴露于适当的湿法或干法蚀刻配方，例如NF

预期第一部分蚀刻是定时蚀刻，被定时以允许第一部分蚀刻工艺进行到使得虚设栅极堆叠30的顶部被向下蚀刻至大约与鳍24’的顶部齐平的水平。这是方便的参考点，并且实际上可以允许端点检测而不是定时蚀刻，但是对于所描述的实施例不是必需的。实际上，在其他实施例中，第一蚀刻工艺可以在虚设栅极堆叠30的顶部在鳍24’的水平之上或在鳍24’的水平之下时停止。无论与鳍24’的顶部的关系如何，优选地，第一部分蚀刻/各向同性蚀刻在达到基脚区域30’的水平之前停止。

接下来，采用第二蚀刻工艺以进一步去除虚设栅极堆叠30。相应的步骤在如图10所示的工艺流程200中被示为步骤212。该第二部分蚀刻工艺是各向异性蚀刻工艺，在本文中有时也称为定向蚀刻工艺，例如采用了离子轰击的等离子体蚀刻。有利地，定向蚀刻在垂直方向上去除虚设栅极堆叠材料比在水平方向上去除虚设栅极堆叠材料要快得多。结果，虚设栅极堆叠材料的残余部分保留下来，特别是在基脚区域30’中，这些区域倾向于相对于虚设栅极堆叠30的上方部分水平向外延伸。这些残余部分在图8B中示出。尽管定向蚀刻提供了有利的结果，但是如本文所述，仅执行定向蚀刻以去除整个虚设栅极堆叠30可能会引起其他缺点。例如，定向蚀刻通常涉及离子轰击和用于侧壁钝化保护的聚合物形成。离子轰击的物理力可能导致不希望的栅极高度损失或拐角损失。同样，聚合物形成会导致多晶硅去除不完全。因此，具有两个蚀刻工艺是有利的，其中各向同性蚀刻去除虚设栅极堆叠的一部分，而各向异性蚀刻去除(大部分或全部的)剩余部分。

如图8B所示，在第二部分蚀刻之后保留的虚设栅极堆叠材料的残余部分(通常是多晶硅)可以与虚设栅极堆叠30的基脚区域30’基本上共同延伸。然而，这不是必须的，并且根据蚀刻化学过程和蚀刻条件，多晶硅(或其他虚设栅极堆叠材料)的保留的残余部分可能大于或小于基脚区域30’。这由图8C和图8D最好地示出，它们是图8B所示结构的平面图(也称为俯视图)(换句话说，在图8C和图8D中仅示出了一个鳍24’)。

在图8C所示的实施例中，第二部分蚀刻持续到几乎所有的虚设栅极堆叠材料被去除为止，仅残余材料31留在拐角区域中，在该拐角区域中，由于基脚效应，虚设栅极堆叠30横向扩展到栅极堆叠的横向尺寸之外。因为第二部分蚀刻是定向蚀刻，所以在大部分虚设栅极堆叠材料，特别是虚设栅极电极34已经被去除之后，这些残余部分将保留。相比之下，在图8D中，更多的残余材料31保留在沟槽33中，特别是在沟槽33的底部处。这是因为例如图8D的实施例的第二蚀刻工艺进行得没有图8C所示蚀刻工艺那么长，即使在两个实施例中可能采用了相同的蚀刻工艺参数(除持续时间之外)。在图8D所示的实施例中，诸如多晶硅等之类的残余虚设栅极堆叠材料跨沟槽33的底部从沟槽33的一个侧壁延伸到沟槽33的相对侧壁。在一些实施例中，残余材料可能不会一直延伸跨过整个沟槽，或者至少可能不会在连续层中延伸。

虽然尚未完全理解其机理，但本发明人认为，残余材料31起到保护相邻结构(例如，源极/漏极区域42和鳍24’)在虚设栅极去除工艺期间不受蚀刻剂化学过程侵蚀或损坏的作用。以此方式，提高了器件性能和可靠性。

在示例性实施例中，定向或各向异性蚀刻是等离子体蚀刻，其中采用了由可能约200V或更小的衬底自偏压引起的离子轰击。采用了选自Cl

在以上所示实施例中，虚设栅极堆叠电介质32在虚设栅极堆叠30的其余部分已经被去除(除了残余部分31之外)之后保留。在其他实施例中，可以在虚设栅极堆叠去除工艺期间去除虚设栅极堆叠电介质，或者在其他实施例中，可以在已经基本上去除了虚设栅极电极34(同样除了在两步去除工艺之后保留的残余部分31之外)之后，在后续蚀刻工艺中去除虚设栅极堆叠电介质32。在其他实施例中，虚设栅极电介质层32可以保留并单独地或者与后续形成的高k、或与金属栅极等兼容的其他栅极电介质层相结合地结合到最终器件(例如晶体管)中。

接下来，参考图9A和图9B，形成(替换)栅极堆叠60，该(替换)栅极堆叠60包括栅极电介质层54和栅极电极56。相应的步骤在如图10所示的工艺流程200中被示为步骤214。在该实施例中，在形成栅极堆叠60之前已经去除了虚设栅极电介质层32。栅极堆叠60的形成包括形成/沉积多个层，并且然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。栅极电介质层54延伸到由去除的虚设栅极堆叠留下的沟槽33中。根据本公开的一些实施例，栅极电介质层54可以包括界面层(IL)作为其下部。IL 50形成在突出鳍24’的暴露表面上。IL 50可以包括诸如氧化硅层之类的氧化物层，其通过突出鳍24’的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质层54还可以包括形成在IL 50之上的高k电介质层52(图8B和图8C)。高k电介质层52包括高k电介质材料，例如HfO

再次参考图9A和图9B，栅极电极56形成在栅极电介质层54上，并填充由去除的虚设栅极堆叠留下的沟槽33的剩余部分。栅极电极56中的子层未在图9A中单独示出，而实际上，这些子层是由于成分不同而可以彼此区分开的。可以使用诸如ALD或CVD之类的共形沉积方法来执行至少下部子层的沉积，使得栅极电极56(以及每个子层)的垂直部分的厚度和水平部分的厚度基本上彼此相等。

栅极电极56可以包括多个层，包括但不限于氮化钛硅(TSN)层、氮化钽(TiN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加TiN和/或TaN层以及填充金属。这些层中的一些限定了相应FinFET的功函数。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金属层的功函数适合于相应的p型或n型FinFET。填充金属可以包括铝、铜或钴。

图9B示出了示例性金属栅极堆叠60的截面图。该截面图是从包含如图9A所示的A-A的垂直平面获得的。由于截面图是从与STI区域22而不是突出鳍24’交叉的平面获得的，因此上述IL在截面图中不存在。相反，高k电介质层52接触STI区域22的顶表面。根据一些示例性实施例，栅极电极56包括TSN层56-1、TaN层56-2、TiN层56-3、TiAl层56-4、TiN层56-5和填充金属56-6。将理解的是，该层堆叠是示例，并且可以采用具有不同结构的金属堆叠。栅极堆叠60还包括基脚部分60’，这是由于在虚设栅极堆叠30中存在基脚区域30’(图6B)而导致的。示出了基脚部分60’包括高k电介质层52以及可能包括一些金属层，例如TSN、TaN和/或TiN层。基脚部分60’位于栅极间隔件38的一些部分正下面，并且与这些部分重叠。同样，原始虚设栅极堆叠30的残余部分31在图9B中示出，但是已经认识到残余部分31的部分可以在形成替换栅极60的步骤中被去除或以其他方式改变。

在了解了本公开之后，进一步的处理对于本领域技术人员而言将是显而易见的，并且可以包括形成一个或多个接触结构(与栅极60接触)和源极/漏极区域42，在晶体管之上形成一层或多层电互连等。

前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。

本文公开的实施例的一个一般方面包括一种形成虚设栅极和相邻结构的方法。该方法还包括使用定向蚀刻，去除一些但并非全部的虚设栅极以形成沟槽，其中，虚设栅极的一部分保留并保护相邻结构。该方法还包括在沟槽中形成栅极电极。

本文公开的实施例的另一一般方面包括一种方法，该方法包括形成从半导体衬底延伸的鳍。该方法还包括在鳍之上沉积虚设栅极材料。该方法还包括对虚设栅极材料进行图案化以形成在鳍的顶部之上并沿着鳍的侧壁延伸的虚设栅极。该方法还包括在虚设栅极上沉积间隔件材料，并且对间隔件材料进行图案化以在虚设栅极的相应侧壁上形成间隔件。该方法还包括使用虚设栅极和间隔件作为掩模，蚀刻鳍的部分以形成鳍凹槽。该方法还包括利用源极/漏极区域来填充各个鳍凹槽。该方法还包括沉积电介质层以围绕虚设栅极、源极/漏极区域和鳍。该方法还包括各向同性地蚀刻虚设栅极以去除虚设栅极的顶部部分并留下虚设栅极的底部部分。该方法还包括各向异性地蚀刻虚设栅极的底部部分以部分地去除虚设栅极的底部部分并留下虚设栅极的残余部分。该方法还包括在虚设栅极的残余部分上形成金属栅极电极。

本文公开的实施例的又一一般方面包括一种器件，该器件包括鳍，该鳍从衬底向上延伸。该器件还包括隔离材料，该隔离材料形成在鳍之上。该器件还包括栅极，该栅极包括在隔离材料中的沟槽内的栅极电介质，该栅极在鳍的顶部和侧壁之上延伸。该器件还包括多晶硅材料，该多晶硅材料沿着沟槽的底部部分延伸，该多晶硅材料位于栅极电介质和衬底之间。

示例1.一种制造半导体器件的方法，包括：形成虚设栅极和相邻结构；使用定向蚀刻，去除一些但并非全部的所述虚设栅极以形成沟槽，其中，所述虚设栅极的一部分保留并保护所述相邻结构；以及在所述沟槽中形成栅极电极。

示例2.根据示例1所述的方法，还包括：在所述使用定向蚀刻的步骤之前，使用各向同性蚀刻来去除所述虚设栅极的顶部部分。

示例3.根据示例1所述的方法，其中，所述形成虚设栅极的步骤导致所述虚设栅极具有从所述虚设栅极的标称边缘向外变宽的基脚区域。

示例4.根据示例3所述的方法，其中，所述去除一些但并非全部的所述虚设栅极的步骤包括仅留下所述虚设栅极的所述基脚区域。

示例5.根据示例3所述的方法，其中，所述去除一些但并非全部的所述虚设栅极的步骤包括留下所述虚设栅极的从所述沟槽的第一侧壁延伸到所述沟槽的第二侧壁的一部分。

示例6.根据示例1所述的方法，其中，所述虚设栅极在鳍之上延伸，并且所述方法还包括：蚀刻所述鳍的邻近所述虚设栅极的一部分以形成鳍凹槽；以及在所述鳍凹槽中外延生长所述相邻结构。

示例7.根据示例2所述的方法，其中，所述虚设栅极在鳍之上延伸，并且进一步地其中：所述使用各向同性蚀刻来去除所述虚设栅极的顶部部分的步骤包括：将所述虚设栅极回蚀到所述鳍的最顶部表面的水平；以及所述使用定向蚀刻，去除一些但并非全部的所述虚设栅极的步骤包括：沿着所述鳍的侧壁回蚀所述虚设栅极。

示例8.根据示例1所述的方法，其中，所述定向蚀刻是使用离子轰击执行的等离子体蚀刻。

示例9.根据示例8所述的方法，其中，所述定向蚀刻是使用下列项来执行的：蚀刻气体，选自由氯、氟、C

示例10.一种制造半导体器件的方法，包括：形成从半导体衬底延伸的鳍；在所述鳍之上沉积虚设栅极材料；对所述虚设栅极材料进行图案化以形成在所述鳍的顶部之上并沿着所述鳍的侧壁延伸的虚设栅极；在所述虚设栅极上沉积间隔件材料，并且对所述间隔件材料进行图案化以在所述虚设栅极的相应侧壁上形成间隔件；使用所述虚设栅极和所述间隔件作为掩模，蚀刻所述鳍的部分以形成鳍凹槽；利用源极/漏极区域来填充各个鳍凹槽；沉积电介质层以围绕所述虚设栅极、所述源极/漏极区域和所述鳍；各向同性地蚀刻所述虚设栅极以去除所述虚设栅极的顶部部分并留下所述虚设栅极的底部部分；各向异性地蚀刻所述虚设栅极的底部部分以部分地去除所述虚设栅极的底部部分并留下所述虚设栅极的残余部分；以及在所述虚设栅极的残余部分上形成金属栅极电极。

示例11.根据示例10所述的方法，其中，所述各向同性地蚀刻所述虚设栅极的步骤包括：执行湿法蚀刻或远程等离子体蚀刻。

示例12.根据示例11所述的方法，其中，所述各向异性地蚀刻所述虚设栅极的底部部分的步骤包括：利用离子轰击执行等离子体蚀刻，以去除一些但并非全部的所述底部部分，同时留下所述虚设栅极的残余部分。

示例13.根据示例12所述的方法，其中，所述各向同性地蚀刻所述虚设栅极的步骤和各向异性地蚀刻所述虚设栅极的底部部分的步骤在所述电介质层中形成沟槽，并且进一步地其中，所述虚设栅极的残余部分保留在所述沟槽的底部拐角处。

示例14.根据示例13所述的方法，其中，所述虚设栅极的残余部分从所述沟槽的第一侧壁延伸到所述沟槽的第二侧壁。

示例15.根据示例10所述的方法，其中，所述在所述虚设栅极的残余部分上形成金属栅极电极的步骤包括：直接在所述虚设栅极的残余部分上形成栅极电介质。

示例16.根据示例10所述的方法，其中，所述利用源极/漏极区域来填充各个鳍凹槽的步骤包括：在各个鳍凹槽中外延生长半导体材料。

示例17.根据示例10所述的方法，其中，所述各向同性地蚀刻所述虚设栅极以去除所述虚设栅极的顶部部分的步骤包括：对所述各向同性蚀刻进行定时，以将虚设栅极材料去除至与所述鳍的顶表面共面的水平。

示例18.一种半导体器件，包括：鳍，所述鳍从衬底向上延伸；隔离材料，所述隔离材料形成在所述鳍之上；栅极，在所述隔离材料中的沟槽内并包括栅极电介质，所述栅极在所述鳍的顶部和侧壁之上延伸；以及多晶硅材料，所述多晶硅材料沿着所述沟槽的底部部分延伸，所述多晶硅材料位于所述栅极电介质和所述衬底之间。

示例19.根据示例18所述的半导体器件，其中，所述衬底包括电介质层顶表面。

示例20.根据示例18所述的半导体器件，其中，所述多晶硅材料在所述器件的栅极和源极/漏极区域之间。