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存储器装置及其操作方法

文献发布时间：2023-06-19 11:45:49

技术领域

本公开涉及电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。

背景技术

存储装置是在诸如计算机、智能电话或智能板的主机装置的控制下存储数据的装置。存储装置包括将数据存储在诸如硬盘驱动器(HDD)的磁盘中的装置、将数据存储在诸如固态驱动器(SSD)的半导体存储器中的装置或者存储卡，特别是非易失性存储器。

存储装置可包括存储数据的存储器装置以及将数据存储在存储器装置中的存储控制器。存储器装置可被分类为易失性存储器装置或非易失性存储器装置。这里，非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EPM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。

发明内容

本公开的实施方式提供了一种存储器装置及其操作方法，其能够通过在存储器装置的编程操作期间执行的编程阶段和验证阶段中的编程阶段中开始沟道初始化操作来减少编程操作时间。

根据本公开的实施方式的存储器装置可包括：漏极选择线、源极选择线以及布置在漏极选择线和源极选择线之间的多条字线；以及外围电路，其被配置为对连接到所述多条字线当中的所选字线的所选存储器单元执行编程操作。外围电路可包括电压发生器，该电压发生器被配置为在编程操作中包括的多个阶段当中的编程阶段中生成用于将分别连接到所述多条字线的多个存储器单元的沟道初始化的电压。

根据本公开的实施方式的存储器装置可包括：漏极选择线、源极选择线以及布置在漏极选择线和源极选择线之间的多条字线；以及外围电路，其被配置为对连接到所述多条字线当中的所选字线的所选存储器单元执行编程操作。外围电路可包括电压发生器，该电压发生器被配置为当在编程操作中包括的多个阶段当中的编程阶段中生成要施加到所选字线的编程电压之后立即执行验证阶段时，生成要施加到所述多条字线的沟道初始化电压以及要施加到漏极选择线和源极选择线的电压，以便将分别连接到所述多条字线的多个存储器单元的沟道初始化。

根据本公开的实施方式的操作存储器装置的方法可以是操作存储器装置的方法，该存储器装置包括连接到存储块的多条字线、与所述多条字线相邻并且连接到所述存储块的漏极选择线和源极选择线以及被配置为对连接到所述多条字线当中的所选字线的所选存储器单元执行编程操作的外围电路。该方法可包括以下步骤：在编程操作期间将编程电压施加到所选字线的编程阶段；以及在编程阶段之后验证所选存储器单元是否达到目标编程状态。编程阶段可包括将分别连接到所述多条字线的多个存储器单元的沟道初始化的沟道初始化阶段。

根据本技术，在编程操作期间执行的编程阶段和验证阶段中，当通过电压被施加到字线以开始沟道初始化操作时，特定电平的电压被施加到漏极选择线和源极选择线。因此，编程操作时间可缩短。

附图说明

图1是用于描述存储装置的框图。

图2是用于描述图1的存储器装置的结构的图。

图3是用于描述存储块的图。

图4是用于描述在编程操作期间施加到各条线的电压的图。

图5是用于描述当立即执行沟道初始化操作而没有通过电压维持时段时施加到各条线的电压的图。

图6是用于描述在图5的编程操作期间缩短的编程时间的图。

图7是用于描述当与通过电压维持同时执行沟道初始化操作时施加到各条线的电压的图。

图8是用于描述通过图7在编程操作期间缩短的编程时间的实施方式的图。

图9是用于描述通过图7在编程操作期间缩短的编程时间的另一实施方式的图。

图10是用于描述通过图7在编程操作期间缩短的编程时间的另一实施方式的图。

图11是用于描述当在图7的通过电压维持时段中开始沟道初始化操作时施加到各条线的电压的图。

图12是用于描述根据实施方式的存储器装置的操作的图。

图13是用于描述根据实施方式的存储器装置的操作的图。

图14是用于描述根据实施方式的存储器装置的操作的图。

图15是用于描述图1的存储控制器的另一实施方式的图。

图16是示出应用根据本公开的实施方式的存储装置的存储卡系统的框图。

图17是示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。

图18是示出应用根据本公开的实施方式的存储装置的用户系统的框图。

具体实施方式

仅示出根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按照各种形式实现，描述不限于本说明书或申请中所描述的实施方式。

以下，将参照附图描述本公开的实施方式，以使得本领域技术人员可实现本公开的教导。

图1是用于描述存储装置的框图。

参照图1，存储装置50可包括存储器装置100和存储控制器200。

存储装置50可以是在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据的装置。

根据作为与主机300的通信方法的主机接口，存储装置50可被制造成各种类型的存储装置中的一种。例如，存储装置50可被配置成诸如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒的各种类型的存储装置中的任一种。

存储装置50可被制造成各种类型的封装中的任一种。例如，存储装置50可被制造成例如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)的各种类型的封装类型中的任一种。

存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制而操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元，并且多个存储器单元可配置多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或者读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。

在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器装置100是NAND闪存。

存储器装置100可被实现为二维阵列结构或三维阵列结构。以下，作为实施方式描述三维阵列结构，但是本公开不限于三维阵列结构。本公开不仅可应用于电荷存储层由导电浮栅(FG)配置的闪存装置，而且可应用于电荷存储层由绝缘膜配置的电荷捕获闪存(CTF)。

在实施方式中，存储器装置100可按一个存储器单元中存储一个数据比特的单级单元(SLC)方法操作。另选地，存储器装置100可按一个存储器单元中存储至少两个数据比特的方法操作。例如，存储器装置100可按一个存储器单元中存储两个数据比特的多级单元(MLC)方法、一个存储器单元中存储三个数据比特的三级单元(TLC)方法或者一个存储器单元中存储四个数据比特的四级单元(QLC)方法操作。

存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中的通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行与命令对应的操作。例如，存储器装置100可根据所接收的命令执行写操作(编程操作)、读操作或擦除操作。例如，当接收到编程命令时，存储器装置100可将数据编程到通过地址选择的区域。当接收到读命令时，存储器装置100可从通过地址选择的区域读取数据。当接收到擦除命令时，存储器装置100可擦除存储在通过地址选择的区域中的数据。

在实施方式中，存储器装置100可包括电压发生器122。当存储器装置100执行编程操作、读操作或擦除操作时，电压发生器122可生成各个操作所需的电压。例如，电压发生器122可生成编程操作期间的编程电压和编程验证电压、读操作期间的读电压和通过电压以及擦除操作期间的擦除电压和擦除验证电压。

在实施方式中，在编程操作期间，电压发生器122可在生成编程电压和编程通过电压之后生成要施加到所有字线的通过电压。在通过电压维持时段期间，所生成的通过电压可被施加到字线。通过电压维持时段可以是在编程电压被施加到所选字线并且编程通过电压被施加到未选字线之后执行沟道初始化操作之前的时段。

此后，电压发生器122可在验证操作之前生成要施加到字线的沟道初始化电压以及要施加到漏极选择线和源极选择线的电压。即，电压发生器122可生成要用于在验证操作之前执行的沟道初始化操作的电压。

在现有技术中，在通过电压维持时段之后生成要用于沟道初始化操作的电压并将其施加到各条线。然而，由于通过电压维持时段，编程操作消耗大量时间。

因此，在本公开中，提出了生成要用于沟道初始化操作的电压并与通过电压维持时段开始同时或在通过电压维持时段期间将这些电压施加到各条线的方法。

存储控制器200可控制存储装置50的总体操作。

当电源电压被施加到存储装置50时，存储控制器200可执行固件FW。当存储器装置100是闪存装置100时，存储控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。

在实施方式中，存储控制器200可包括固件(未示出)，并且可从主机300接收数据和逻辑块地址(LBA)并将LBA转换为指示要存储包括在存储器装置100中的数据的存储器单元的地址的物理块地址(PBA)。另外，存储控制器200可将配置LBA与PBA之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器中。

存储控制器200可根据主机300的请求来控制存储器装置100执行编程操作、读操作、擦除操作等。例如，当从主机300接收到编程请求时，存储控制器200可将编程请求转换为编程命令，并且可将编程命令、PBA和数据提供给存储器装置100。当从主机300与LBA一起接收到读请求时，存储控制器200可将读请求改变为读命令，选择与LBA对应的PBA，然后将读命令和PBA提供给存储器装置100。当从主机300与LBA一起接收到擦除请求时，存储控制器200可将擦除请求改变为擦除命令，选择与LBA对应的PBA，然后将擦除命令和PBA提供给存储器装置100。

在实施方式中，存储控制器200可生成编程命令、地址和数据并将它们发送到存储器装置100，而无需来自主机300的请求。例如，存储控制器200可向存储器装置100提供命令、地址和数据以执行后台操作(例如用于耗损平衡的编程操作和用于垃圾收集的编程操作)。

在实施方式中，存储装置50还可包括缓冲存储器(未示出)。存储控制器200可控制主机300与缓冲存储器(未示出)之间的数据交换。另选地，存储控制器200可将用于控制存储器装置100的系统数据暂时存储在缓冲存储器中。例如，存储控制器200可将从主机300输入的数据暂时存储在缓冲存储器中，然后将暂时存储在缓冲存储器中的数据发送到存储器装置100。

在各种实施方式中，缓冲存储器可用作存储控制器200的操作存储器和高速缓存存储器。缓冲存储器可存储由存储控制器200执行的代码或命令。另选地，缓冲存储器可存储由存储控制器200处理的数据。

在实施方式中，缓冲存储器可被实现为诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM)的动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。

在各种实施方式中，缓冲存储器可从存储装置50的外部连接。在这种情况下，连接到存储装置50的外部的易失性存储器装置可用作缓冲存储器。

在实施方式中，存储控制器200可控制至少两个或更多个存储器装置。在这种情况下，存储控制器200可根据交织方法来控制存储器装置以便改进操作性能。

主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种来与存储装置50通信。

图2是用于描述图1的存储器装置的结构的图。

参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到行解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLn连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。连接到同一字线的存储器单元可被定义为一个页。因此，一个存储块可包括多个页。

行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。

包括在存储器单元阵列110中的各个存储器单元可被配置成存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。

外围电路120可被配置为在控制逻辑130的控制下对存储器单元阵列110的所选区域执行编程操作、读操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可将各种操作电压施加到行线RL和位线BL1至BLn或者对所施加的电压进行放电。

外围电路120可包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

行解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可包括正常字线和虚设字线。在实施方式中，行线RL还可包括管选择线。

行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据解码的地址在存储块BLK1至BLKz当中选择至少一个存储块。另外，行解码器121可根据解码的地址选择存储块的至少一条字线以将电压发生器122所生成的电压施加到至少一条字线WL。

例如，在编程操作期间，行解码器121可将编程电压施加到所选字线并将电平低于编程电压的编程通过电压施加到未选字线。在编程验证操作期间，行解码器121可将验证电压施加到所选字线并将高于验证电压的验证通过电压施加到未选字线。在读操作期间，行解码器121可将读电压施加到所选字线并将高于读电压的读通过电压施加到未选字线。

在实施方式中，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可根据解码的地址选择一个存储块。在擦除操作期间，行解码器121可将接地电压施加到连接到所选存储块的字线。

电压发生器122响应于控制逻辑130的控制而操作。电压发生器122被配置为使用供应给存储器装置100的外部电源电压来生成多个电压。具体地，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制而生成编程电压、验证电压、通过电压、读电压、擦除电压等。

在实施方式中，在编程操作期间，电压发生器122可在生成编程电压和编程通过电压之后生成要施加到所有字线的编程电压和编程通过电压。然而，因为编程操作时间可能由于通过电压维持时段而变长，所以在本公开中，提出缩短编程操作时间的电压发生器122的操作。

例如，电压发生器122可与通过电压维持时段开始同时或在通过电压维持时段中生成要施加到各条线的沟道初始化电压和漏源线电压。沟道初始化电压可以是要作为用于开始沟道初始化操作的电压施加到字线的电压，漏源线电压可以是要在沟道初始化操作期间施加到所有漏极选择线和所有源极选择线的电压。

作为实施方式，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。

作为实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个电压。

例如，电压发生器122可包括接收内部电源电压的多个泵浦电容器，并且可响应于控制逻辑130的控制而选择性地启用多个泵浦电容器以生成多个电压。

所生成的多个电压可通过行解码器121被供应给存储器单元阵列110。

页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而操作。具体地，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可暂时存储通过第一位线BL1至第n位线BLn接收的数据，或者可在读操作或验证操作期间感测位线BL1至BLn的电压或电流。

具体地，在编程操作期间，当编程电压被施加到所选字线时，第一页缓冲器PB1至第n页缓冲器PBn可将通过输入/输出电路125接收的数据DATA通过第一位线BL1至第n位线BLn传送至所选存储器单元。根据传送的数据DATA对所选页的存储器单元进行编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可通过感测通过第一位线BL1至第n位线BLn从所选存储器单元接收的电压或电流来读取页数据。

在读操作期间，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从所选页的存储器单元读取数据DATA，并在列解码器124的控制下将读取的数据DATA输出到输入/输出电路125。

在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可将第一位线BL1至第n位线BLn浮置或施加擦除电压。

列解码器124可响应于列地址CADD而在输入/输出电路125与页缓冲器组123之间传送数据。例如，列解码器124可通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可将从参照图1描述的存储控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可与列解码器124交换数据DATA。

感测电路126可在读操作或验证操作期间响应于允许比特信号VRYBIT而生成基准电流，并将从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压进行比较，以输出通过信号PASS或失败信号FAIL。

控制逻辑130可响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRYBIT以控制外围电路120。例如，控制逻辑130可响应于子块读命令和地址而控制所选存储块的读操作。另外，控制逻辑130可响应于子块擦除命令和地址而控制包括在所选存储块中的所选子块的擦除操作。另外，控制逻辑130可响应于通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。控制逻辑130可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。

包括在存储器单元阵列110中的存储器单元可根据存储在各个存储器单元中的数据而被编程为多个编程状态中的任一个。存储器单元的目标编程状态可根据要存储的数据而被确定为多个编程状态中的任一个。

图3是用于描述存储块的图。

参照图2和图3，图3是示出包括在图2的存储器单元阵列110中的多个存储块BLK1至BLKz当中的任一个存储块BLKa的电路图。

彼此平行布置的第一选择线、字线和第二选择线可连接到存储块BLKa。例如，字线可彼此平行地布置在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。

更具体地，存储块BLKa可包括连接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可分别连接到串，并且源极线SL可共同连接到串。由于串可被配置为彼此相同，所以作为示例，将具体地描述连接到第一位线BL1的串ST。

串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST可包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或更多个，并且可包括超过图中所示的数量的存储器单元F1至F16。

源极选择晶体管SST的源极可连接到源极线SL，并且漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可连接到多条字线WL1至WL16。包括在不同串中的存储器单元当中的连接到同一字线的一组存储器单元可被称为物理页PPG。因此，存储块BLKa可包括字线WL1至WL16的数量的物理页PPG。

一个存储器单元可存储一比特数据。这通常称为单级单元(SLC)。在这种情况下，一个物理页PPG可存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可包括一个物理页PPG中所包括的存储器单元的数量的数据比特。另外，一个存储器单元可存储两比特或更多比特数据。这通常称为多级单元(MLC)。在这种情况下，一个物理页PPG可存储两个或更多个逻辑页(LPG)数据。

一个存储器单元中存储两比特或更多比特数据的存储器单元被称为多级单元(MLC)，但最近，随着一个存储器单元中存储的数据的比特数增加，多级单元(MLC)是指存储两比特数据的存储器单元，存储三比特或更多比特数据的存储器单元被称为三级单元(TLC)，存储四比特或更多比特数据的存储器单元被称为四级单元(QLC)。另外，已开发了存储多个数据比特的存储器单元方法，本实施方式可应用于存储两比特或更多比特数据的存储器装置100。

在另一实施方式中，存储块可具有三维结构。各个存储块包括层叠在基板上的多个存储器单元。这样多个存储器单元沿着+X方向、+Y方向和+Z方向布置。

图4是用于描述在编程操作期间施加到各条线的电压的图。

参照图4，图4示出通过图1的存储器装置100在编程操作期间执行的多个编程循环中的任一个。多个编程循环中的每一个可包括编程阶段PROGRAM PHASE和验证阶段VERIFYPHASE。因此，图4示出多个编程循环中的任一个中所包括的编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE。

由于编程操作包括编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE，所以编程操作时间可以是在各个阶段中消耗的时间之和。当在验证阶段VERIFY PHASE中验证操作未能通过时，编程操作时间可以是执行包括在下一编程循环中的编程阶段PROGRAM PHASE和验证阶段VERIFY PHASE所消耗的时间之和。即，编程操作时间可以是执行多个编程循环直至验证阶段VERIFY PHASE通过为止所消耗的时间。

在实施方式中，在编程阶段PROGRAM PHASE的编程脉冲施加阶段t11至t12中，编程允许电压或编程禁止电压根据输入到页缓冲器的数据而被施加到位线，并且编程电压VPGM可被施加到所选字线Selected WL，第一通过电压VPASS1可被施加到未选字线UnselectedWLs。通过在编程允许电压或编程禁止电压被施加到位线的状态下将编程电压VPGM施加到所选字线Selected WL，连接到所选字线Selected WL的存储器单元当中的所选存储器单元可被编程。例如，施加有编程允许电压的串可以是所选串，施加有编程禁止电压的串可以是未选串。在连接到所选字线Selected WL的存储器单元当中，包括在所选串中的存储器单元可被编程。

在t11至t12，漏极选择线电压VDSL可被施加到所选漏极选择线Selected DSL以对多个串当中的所选串中所包括的存储器单元进行编程。即，高于0V的正电压可被施加到所选漏极选择线Selected DSL，以使连接到所选漏极选择线Selected DSL的漏极选择晶体管导通。

另外，在编程操作期间，由于接地电压GND可被施加到图3的源极线SL，所以接地电压GND(即，0V)可被施加到所选源极选择线Selected SSL。当接地电压GND被施加到所选源极选择线Selected SSL时，由于连接到所选源极选择线Selected SSL的源极选择晶体管截止，所以编程禁止电压可被施加到未选串的沟道。

0V(接地电压GND)也可被施加到未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs。即，0V可被施加到未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs，以使得未选存储器单元不被编程。

当编程电压VPGM被施加到所选字线Selected WL达预定时间时，第二通过电压VPASS2可在t12至t13(tVPH)被施加到所有字线Selected WL和Unselected WLs。tVPH时段可以是通过电压维持时段。即，在将编程电压VPGM施加到所选字线Selected WL之后，在验证阶段VERIFY PHASE进行之前，施加到所有字线的电压电平可被设定为相同。

为了将所有字线Selected WL和Unselected WLs的电压设定为相同的电压电平，第二通过电压VPASS2可被施加到所有字线Selected WL和Unselected WLs。当所有字线Selected WL和Unselected WLs的电压电平与第二通过电压VPASS2相同时，可执行用于沟道初始化的操作。

即，在将沟道初始化电压VINI施加到所有字线Selected WL和Unselected WLs之后，所选字线Selected WL可被放电，并且施加到未选字线Unselected WLs的电压可维持沟道初始化电压VINI。此时，沟道初始化电压VINI可以是第三通过电压VPASS3。

由于在所有字线Selected WL和Unselected WLs的电压相同的状态下执行放电操作，所以不会发生不同字线之间的耦合。因此，可防止一些字线的电压相对低于或高于其它字线的现象。

在实施方式中，在t13，当编程阶段PROGRAM PHASE结束时，验证阶段VERIFY PHASE可进行。

在验证阶段VERIFY PHASE期间的t13至t14(tCHI)，可执行沟道初始化操作。tCHI可以是沟道初始化时段。当执行沟道初始化操作时，沟道初始化电压VINI可被施加到所有字线Selected WL和Unselected WLs，并且第一漏源线电压VDSL1可被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和UnselectedSSLs。即，可在验证电压被施加到所选字线之前将存储器单元的沟道初始化。

此后，在t14至t15，所选字线Selected WL的电压可变为0V。即，在执行验证操作之前，所选字线WL的电压电平可被设定为沟道初始化电压VINI的电平，然后放电，以设定为0V。此时，由于当未选字线Unselected WLs的电压被维持为第三通过电压VPASS3时快速地执行验证操作，所以施加到未选字线Unselected WLs的电压可被维持为第三通过电压VPASS3。

在t14至t15，未选漏极选择线Unselected DSLs和未选源极选择线UnselectedSSLs被放电，因此未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs的电压可变为0V。即，为了防止未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs变为特定电压电平，在t13至t14第一漏源线电压VDSL1被施加到未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs之后，未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs可被放电。

可从t15执行验证操作。例如，第一验证电压VVFY1可在t15至t16被施加到所选字线Selected WL，并且第二验证电压VVFY2可在t16至t17被施加到所选字线Selected WL。通过验证操作，可确定存储器单元是否达到目标编程状态。此时，施加到未选字线WLs的电压可在t15至t17被维持为第三通过电压VPASS3。

在t17至t18，第三通过电压可被施加到所有字线Selected WL和Unselected WLs，并且所有字线Selected WL和Unselected WLs可被同时放电。即，可执行均衡操作。在t18之后，验证阶段结束，所有字线Selected WL和Unselected WLs、所有漏极选择线SelectedDSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs可被放电并且可达到0V。

在实施方式中，当所选存储器单元通过验证操作时，编程操作可结束。然而，当所选存储器单元没有通过验证操作时，下一编程循环可进行。

在上述t1至t18时段当中，由于通过电压维持时段tVPH(即，t12至t13时段)，编程操作所消耗的时间可变长。因此，为了缩短编程操作所消耗的时间，在下述实施方式中，提出了省略通过电压维持时段tVPH并立即执行沟道初始化操作的方法或者与通过电压维持时段tVPH开始同时或在通过电压维持时段tVPH期间执行沟道初始化操作的方法。

图5是用于描述当立即执行沟道初始化操作而没有通过电压维持时段时施加到各条线的电压的图。

参照图4和图5，图5示出省略图4的通过电压维持时段tVPH并且立即执行沟道初始化操作的情况。由于除了省略通过电压维持时段tVPH之外图5与图4相同，所以将省略重复的描述。

参照图5，在编程阶段PROGRAM PHASE中，编程电压VPGM可被施加到所选字线Selected WL，第一通过电压VPASS1可被施加到未选字线Unselected WLs，漏极选择线电压VDSL可被施加到所选漏极选择线Selected DSL，接地电压GND可被施加到所选源极选择线Selected SSL以及未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs。

然而，当编程脉冲施加阶段t11至t12结束时，可立即执行沟道初始化操作，而没有相同的电压被施加到所有字线Selected WL和Unselected WLs的通过电压维持时段tVPH。即，编程阶段PROGRAM PHASE在t12结束而没有通过电压维持时段tVPH，并且可在后续验证阶段VERIFY PHASE执行沟道初始化操作。

因此，在编程脉冲施加阶段t11至t12之后，可在t12至t23(即，在沟道初始化时段tCHI期间)执行沟道初始化操作。在t12至t23，沟道初始化电压VINI可被施加到所有字线Selected WL和Unselected WLs，并且第一漏源线电压VDSL1可被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs。即，可在验证电压被施加到所选字线之前将存储器单元的沟道初始化。

在执行沟道初始化操作之后施加到各条线的电压与图4相同。

结果，由于可通过省略通过电压维持时段tVPH而缩短编程阶段中消耗的时间，所以整个编程操作所消耗的时间可缩短。

将参照图6更详细地描述通过省略通过电压维持时段tVPH而缩短的时间。

图6是用于描述在图5的编程操作期间缩短的编程时间的图。

参照图4、图5和图6，图6示出图4的t12至t18中的t12至t14以及与t12至t14交叠的图5的时间。

参照图4，在实施方式中，通过电压维持时段tVPH可被包括在编程阶段PROGRAMPHASE中。在这种情况下，在t12，通过电压维持时段tVPH可开始。因此，当通过电压维持时段tVPH在t12开始时，通过电压维持时段tVPH可在t13结束，并且可在沟道初始化时段tCHI(即，在t13至t14)执行沟道初始化操作。

然而，当通过电压维持时段tVPH不被包括在编程阶段PROGRAM PHASE中时，即，当省略通过电压维持时段tVPH时，沟道初始化操作可在t12开始。当通过电压维持时段tVPH不被包括在编程阶段PROGRAM PHASE中时，可在沟道初始化时段tCHI(即，t12至t23)期间执行沟道初始化操作。结果，由于立即执行沟道初始化操作而没有通过电压维持时段tVPH，所以通过电压维持时段tVPH的编程操作时间可缩短。

因此，当省略通过电压维持时段tVPH时，由于在t12至t23执行沟道初始化操作并且在t23开始验证操作，所以编程操作时间可缩短时段t23至t14(即，第一缩短时间tRED1)。

图7是用于描述当与通过电压维持同时执行沟道初始化操作时施加到各条线的电压的图。

参照图7，图7示出与通过电压维持开始同时执行沟道初始化操作的情况。由于除了与通过电压维持开始同时执行沟道初始化操作之外图7与图4相同，所以将省略重复的描述。

参照图7，在编程阶段PROGRAM PHASE中，编程电压VPGM可被施加到所选字线Selected WL，第一通过电压VPASS1可被施加到未选字线Unselected WLs，漏极选择线电压VDSL可被施加到所选漏极选择线Selected DSL，接地电压GND可被施加到所选源极选择线Selected SSL以及未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs。

在编程阶段PROGRAM PHASE中，当编程脉冲施加阶段t11至t12结束时，相同的电压被施加到所有字线Selected WL和Unselected WLs的通过电压维持时段tVPH可开始。

然而，不同于图4，在图7中，第二漏源线电压VDSL2可被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs。即，在通过电压维持时段tVPH开始时，沟道初始化时段tCHI也可开始。

此时，第二漏源线电压VDSL2可大于分别连接到漏极选择线的漏极选择晶体管和分别连接到源极选择线的源极选择晶体管的阈值电压，并且可小于第一漏源线电压VDSL1。

即，为了使漏极选择晶体管和源极选择晶体管导通，第二漏源线电压VDSL2的大小需要大于漏极选择晶体管和源极选择晶体管的阈值电压。然而，在沟道初始化电压VINI被施加到所有字线Selected WL和Unselected WLs之前，第二漏源线电压VDSL2的大小需要小于为沟道初始化设定的第一漏源线电压VDSL1。

即，通过在通过电压维持时段tVPH期间将施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs的电压设定为特定电平之后将沟道初始化电压VINI施加到所有字线Selected WL和Unselected WLs，第一漏源线电压VDSL1可被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs。因此，将所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs的电压设定为第一漏源线电压VDSL1所消耗的时间可缩短。

结果，由于随着通过电压维持时段tVPH开始而开始沟道初始化操作，所以编程阶段中消耗的时间可缩短，因此整个编程操作所消耗的时间可缩短。

将参照图8至图10更详细地描述通过随着通过电压维持时段tVPH开始而开始沟道初始化操作而缩短的时间。

图8是用于描述通过图7在编程操作期间缩短的编程时间的实施方式的图。

参照图4、图7和图8，图8示出图4的t12至t18中的t12至t14以及与图4的t12至t14交叠的图7的时间。

在现有技术中，在所有字线Selected WL和Unselected WLs的电压被维持为第二通过电压VPASS2的通过电压维持时段tVPH过去之后执行沟道初始化操作。然而，在本公开中，提出了一种与通过电压维持时段tVPH开始同时执行沟道初始化操作的方法。即，在现有技术中，在t12至t13(tVPH)维持通过电压，并且在t13至t14(tCHI)执行沟道初始化操作。然而，在本公开中，当通过电压维持时段tVPH在t12开始时，初始化操作也可同时开始。

在实施方式中，在t12，第一漏源线电压VDSL1可与所有字线Selected WL和Unselected WLs的电压被维持为第二通过电压VPASS2同时被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs。即，在现有技术的编程操作期间，在通过电压维持时段tVPH结束之后在t13至t14执行沟道初始化操作。然而，在本公开的情况下，在t12，当通过电压维持时段tVPH开始时，沟道初始化操作也可同时开始。

在实施方式中，在所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs的电压被设定为第一漏源线电压VDSL1之后，通过电压维持时段tVPH可在t33结束。

当通过电压维持时段tVPH在t33结束时，在沟道初始化电压VINI被施加到所有字线Selected WL和Unselected WLs并且第一漏源线电压VDSL1被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs之后，所有字线Selected WL和Unselected WLs以及未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs的电压可变为接地电压(0V)，因此沟道初始化操作可结束。

在图8中，可在沟道初始化时段t12至t34期间执行根据本公开的沟道初始化操作。此时，本公开的沟道初始化操作完成的时间点t34可早于现有技术的通过电压维持时段tVPH完成的时间点t13。在这种情况下，整个编程操作所消耗的时间可缩短第二缩短时间tRED2。即，整个编程操作所消耗的时间可减少时段t34至t14。

结果，根据本公开，当与通过电压维持时段tVPH开始同时执行沟道初始化操作时，可在t12至t34执行沟道初始化操作，并且可在t34开始验证操作。因此，编程操作时间可缩短时段t34至t14(即，第二缩短时间tRED2)。

图9是用于描述通过图7在编程操作期间缩短的编程时间的另一实施方式的图。

参照图4、图7和图9，图9示出图4的t12至t18中的t12至t14以及与图4的t12至t14交叠的图7的时间。

参照图7至图9，图9示出当与通过电压维持时段tVPH开始同时开始沟道初始化操作时缩短的编程时间，并且在图7中，本公开的沟道初始化时段tCHI是与现有的通过电压维持时段tVPH相同的时段。

由于除了根据本公开的沟道初始化时段tCHI与现有的通过电压维持时段tVPH相同之外，图9与图8相同，所以将省略重复的描述。

在图9中，可在沟道初始化时段t12至t34期间执行根据本公开的沟道初始化操作。此时，本公开的沟道初始化操作完成的时间点t34可与现有技术的通过电压维持时段tVPH完成的时间点t13相同。在这种情况下，整个编程操作所消耗的时间可缩短第三缩短时间tRED3。即，整个编程操作所消耗的时间可减少现有技术的沟道初始化操作所消耗的时间t34至t14。

参照图8，第三缩短时间tRED3可比图8的第二缩短时间tRED2短。

结果，根据本公开，当与通过电压维持时段tVPH开始同时执行沟道初始化操作时，可在t12至t34执行沟道初始化操作，并且可在t34开始验证操作。因此，编程操作时间可缩短时段t34至t14(即，第三缩短时间tRED3)。

图10是用于描述通过图7在编程操作期间缩短的编程时间的另一实施方式的图。

参照图4、图7和图10，图10示出图4的t12至t18中的t12至t14以及与图4的t12至t14交叠的图7的时间。

参照图7至图10，图10示出当与通过电压维持时段tVPH开始同时开始沟道初始化操作时缩短的编程时间，并且本公开的沟道初始化时段tCHI比现有的通过电压维持时段tVPH长。

由于除了根据本公开的沟道初始化时段tCHI比现有的通过电压维持时段tVPH长之外，图10与图8和图9相同，所以将省略重复的描述。

在图10中，可在沟道初始化时段t12至t34期间执行根据本公开的沟道初始化操作。此时，本公开的沟道初始化操作完成的时间点t34可在现有技术的通过电压维持时段tVPH完成的时间点t13之后。在这种情况下，整个编程操作所消耗的时间可缩短第四缩短时间tRED4。

参照图9，第四缩短时间tRED4可比图9的第三缩短时间tRED3短。

结果，根据本公开，当与通过电压维持时段tVPH开始同时执行沟道初始化操作时，可在t12至t34执行沟道初始化操作，并且可在t34开始验证操作。因此，编程操作时间可缩短t34至t14的时段(即，第四缩短时间tRED4)。

图11是用于描述当在图7的通过电压维持时段中开始沟道初始化操作时施加到各条线的电压的图。

参照图7和图11，图11示出在通过电压维持时段tVPH中开始沟道初始化的情况。由于除了在通过电压维持时段tVPH中执行沟道初始化操作之外，图11与图7相同，所以将省略重复的描述。

参照图11，在编程阶段PROGRAM PHASE中，编程电压VPGM可被施加到所选字线Selected WL，第一通过电压VPASS1可被施加到未选字线Unselected WLs，漏极选择线电压VDSL可被施加到所选漏极选择线Selected DSL，接地电压GND可被施加到所选源极选择线Selected SSL以及未选漏极选择线Unselected DSLs和未选源极选择线Unselected SSLs。

在编程阶段PROGRAM PHASE中，当编程脉冲施加阶段t11至t12a结束时，相同的电压被施加到所有字线Selected WL和Unselected WLs的通过电压维持时段tVPH可开始。

然而，即使通过电压维持时段tVPH开始，沟道初始化时段tCHI也可能不立即开始，而是可在预设时间t12a至t12b过去之后开始沟道初始化时段tCHI。即，不同于图7，在通过电压维持时段tVPH开始之后，当预设时间t12a至t12b过去时，第二漏源线电压VDSL2可被施加到所有漏极选择线Selected DSL和Unselected DSLs以及所有源极选择线Selected SSL和Unselected SSLs。

结果，在通过电压维持时段tVPH开始之后，当预设时间t12a至t12b过去时开始沟道初始化操作，因此与图7相比，编程操作所消耗的时间可被预设时间t12a至t12b消耗。即，在编程操作期间，可缩短通过从参照图8至图10描述的第二缩短时间tRED2至第四缩短时间tRED4减去预设时间t12a至t12b而获得的时间。

图12是用于描述根据实施方式的存储器装置的操作的图。

参照图12，在步骤S1201中，存储器装置可将编程电压施加到所选字线，并将第一通过电压施加到未选字线。第一通过电压可低于编程电压，并且可以是施加到未选字线以使得连接到未选字线的存储器单元不被编程的电压。步骤S1201可以是编程脉冲施加阶段。此后，可经由通过电压维持时段执行验证阶段。

在步骤S1203中，存储器装置可与将第二通过电压施加到所有字线同时开始沟道初始化操作。在本公开中，由于存储器装置可与开始通过电压维持时段同时开始沟道初始化操作，所以存储器装置可在将第二通过电压施加到所有字线时将第二漏源线电压施加到所有漏极选择线和所有源极选择线。第二漏源线电压可以是用于使分别连接到所有漏极选择线的漏极选择晶体管和分别连接到所有源极选择线的源极选择晶体管导通的电压。

在实施方式中，在将第二通过电压施加到所有字线之后，当预设时间过去时存储器装置可开始沟道初始化操作。在这种情况下，当预设时间过去时，存储器装置可在将第二通过电压施加到所有字线时将第二漏源线电压施加到所有漏极选择线和所有源极选择线，并且编程操作所消耗的时间可进一步被预设时间消耗。

在通过电压维持时段结束之后，存储器装置可执行验证阶段。在验证阶段中，存储器装置可通过将沟道初始化电压施加到所有字线，然后对所选字线进行放电来执行沟道初始化操作。

当沟道初始化操作结束时，存储器装置可执行验证操作以检查所选存储器单元是否达到编程状态(S1205)。

图13是用于描述根据实施方式的存储器装置的操作的图。

参照图12和图13，步骤S1301至S1305是细分步骤S1203的步骤。即，步骤S1301至S1305是详细描述与将第二通过电压施加到所有字线同时开始沟道初始化操作的方法的步骤。

在步骤S1301中，存储器装置可将第二漏源线电压施加到所有漏极选择线和所有源极选择线。即，当编程电压被施加到所选字线并且通过电压被施加到未选字线的编程脉冲施加阶段结束时，存储器装置可与通过电压维持一起开始沟道初始化操作。

在所有漏极选择线和所有源极选择线的电压变为第二漏源线电压之后，通过电压维持时段可结束。即，编程阶段可结束并且验证阶段可进行。此时，在验证阶段中，存储器装置可在将沟道初始化电压施加到所有字线时将第一漏源线电压施加到所有漏极选择线和所有源极选择线(S1303)。第一漏源线电压可以是当存储器单元的沟道被初始化时施加到所有漏极选择线和所有源极选择线的电压，并且可大于第二漏源线电压。

此后，在步骤S1305中，存储器装置可对所选字线、未选漏极选择线和未选源极选择线进行放电。当所选字线、未选漏极选择线和未选源极选择线被放电时，沟道初始化操作可结束。

图14是用于描述根据实施方式的存储器装置的操作的图。

参照图12和图14，在步骤S1201中，存储器装置可将编程电压施加到所选字线，并将第一通过电压施加到未选字线。第一通过电压可低于编程电压，并且可以是施加到未选字线以使得连接到未选字线的存储器单元不被编程的电压。步骤S1201可以是编程脉冲施加阶段。此后，可经由通过电压维持时段执行验证阶段。

在图14中，可在图12的步骤S1203期间省略将第二通过电压施加到所有字线的操作。即，存储器装置可执行沟道初始化操作而没有通过电压维持时段(S1403)。即，可在编程阶段中省略通过电压维持时段，并且验证阶段可立即进行。

因此，当编程脉冲施加阶段结束时，存储器装置可进行到验证阶段以将沟道初始化电压施加到所有字线并将第一漏源线电压施加到所有漏极选择线和所有源极选择线。因此，存储器装置可执行沟道初始化操作。

此后，当存储器装置对所选字线、未选漏极选择线和未选源极选择线进行放电时，沟道初始化操作可结束，并且存储器装置可执行验证操作(S1405)。验证操作可以是用于检查所选存储器单元是否达到目标编程状态的操作。

图15是用于描述图1的存储控制器的另一实施方式的图。

存储控制器1000连接到主机和存储器装置。存储控制器1000被配置为响应于来自主机的请求来访问存储器装置。例如，存储控制器1000被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000被配置为提供存储器装置与主机之间的接口。存储控制器1000被配置为驱动用于控制存储器装置的固件。

参照图15，存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错组件(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。

总线1070可被配置为在存储控制器1000的组件之间提供通道。

处理器1010可控制存储控制器1000的总体操作并且可执行逻辑运算。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。

处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过闪存转换层(FTL)将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可使用映射表来接收逻辑块地址(LBA)并将逻辑块地址(LBA)转换为物理块地址(PBA)。根据映射单位，闪存转换层的地址映射方法包括多种映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。

处理器1010被配置为将从主机接收的数据随机化。例如，处理器1010可使用随机化种子将从主机接收的数据随机化。随机化的数据作为要存储的数据被提供给存储器装置并被编程到存储器单元阵列。

处理器1010可通过驱动软件或固件来执行随机化和去随机化。

存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。

纠错组件1030可执行纠错。纠错组件1030可基于要通过存储器接口1060写到存储器装置的数据来执行纠错编码(ECC编码)。经纠错编码的数据可通过存储器接口1060被传送至存储器装置。纠错组件1030可对通过存储器接口1060从存储器装置接收的数据执行纠错解码(ECC解码)。例如，纠错组件1030可作为存储器接口1060的组件被包括在存储器接口1060中。

主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可被配置为使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、高速外围组件互连(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种执行通信。

缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。

存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置通信命令、地址和数据。

例如，存储控制器1000可能不包括存储器缓冲器1020和缓冲器控制器1050。

例如，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可通过存储器接口1060从存储器装置加载代码。

例如，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000内发送数据，并且控制总线可被配置为在存储控制器1000内发送诸如命令和地址的控制信息。数据总线和控制总线可彼此分离并且可能不相互干扰或相互影响。数据总线可连接到主机接口1040、缓冲器控制器1050、纠错组件1030和存储器接口1060。控制总线可连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。

图16是示出应用根据本公开的实施方式的存储装置的存储卡系统的框图。

参照图16，存储卡系统2000包括存储控制器2100、存储器装置2200和连接器2300。

存储控制器2100连接到存储器装置2200。存储控制器2100被配置为访问存储器装置2200。例如，存储控制器2100被配置为控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100被配置为提供存储器装置2200与主机之间的接口。存储控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器装置2200可与参照图2描述的存储器装置100相同地实现。

作为示例，存储控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错组件的组件。

存储控制器2100可通过连接器2300与外部装置通信。存储控制器2100可根据特定通信标准来与外部装置(例如，主机)通信。作为示例，存储控制器2100被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的各种通信标准中的至少一种来与外部装置通信。作为示例，连接器2300可由上述各种通信标准中的至少一种来定义。

作为示例，存储器装置2200可被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转矩磁性RAM(STT-MRAM)的各种非易失性存储器元件。

在实施方式中，当存储器装置2200执行编程操作时，可在编程阶段中所包括的通过电压维持时段中开始沟道初始化操作。即，由于原来在验证阶段中执行的沟道初始化操作在编程阶段中执行，所以沟道初始化操作开始的时间点可变得更早。

具体地，在存储器装置2200将编程脉冲施加到所选字线之后，存储器装置2200可将特定电平的通过电压施加到所有字线(通过电压维持时段)。此时，与通过电压维持时段同时或者在通过电压维持时段开始之后经过预设时段时，可执行用于沟道初始化的操作。用于沟道初始化的操作可以是将特定电平的电压施加到所有漏极选择线和所有源极选择线以使连接到所有漏极选择线和所有源极选择线的晶体管导通的操作。

此后，在将沟道初始化电压施加到所有字线并将用于初始化沟道的电压施加到所有漏极选择线和所有源极选择线之后，存储器装置2200可对所选字线、未选漏极选择线和未选源极选择线进行放电。当所选字线、未选漏极选择线和未选源极选择线被放电时，沟道初始化操作可结束。

结果，与通过电压维持时段开始同时或在通过电压维持时段期间开始沟道初始化操作，因此整个编程操作所消耗的时间可缩短。

存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置存储卡。例如，存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。

图17是示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。

参照图17，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001来与主机3100交换信号SIG，并且通过电源连接器3002来接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。

在实施方式中，SSD控制器3210可执行参照图1描述的存储控制器200的功能。

SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。作为示例，信号SIG可以是基于主机3100与SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一种限定的信号。

在实施方式中，当多个闪存3221至322n执行编程操作时，可在编程阶段中所包括的通过电压维持时段中开始沟道初始化操作。即，由于原来在验证阶段中执行的沟道初始化操作在编程阶段中执行，所以沟道初始化操作开始的时间点可变得更早。

具体地，在多个闪存3221至322n将编程脉冲施加到所选字线之后，多个闪存3221至322n可将特定电平的通过电压施加到所有字线(通过电压维持时段)。此时，与通过电压维持时段同时或者在通过电压维持时段开始之后经过预设时段时，可执行用于沟道初始化的操作。用于沟道初始化的操作可以是将特定电平的电压施加到所有漏极选择线和所有源极选择线以使连接到所有漏极选择线和所有源极选择线的晶体管导通的操作。

此后，在将沟道初始化电压施加到所有字线并将用于初始化沟道的电压施加到所有漏极选择线和所有源极选择线之后，多个闪存3221至322n可对所选字线、未选漏极选择线和未选源极选择线进行放电。当所选字线、未选漏极选择线和未选源极选择线被放电时，沟道初始化操作可结束。

结果，与通过电压维持时段开始同时或在通过电压维持时段期间开始沟道初始化操作，因此整个编程操作所消耗的时间可缩短。

辅助电源3230通过电源连接器3002连接到主机3100。辅助电源3230可从主机3100接收电力PWR并且可利用电力进行充电。当来自主机3100的电力供应不平稳时，辅助电源3230可提供SSD 3200的电力。作为示例，辅助电源3230可设置在SSD3200中或者可设置在SSD 3200外部。例如，辅助电源3230可设置在主板上并且可向SSD 3200提供辅助电力。

缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可暂时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图18是示出应用根据本公开的实施方式的存储装置的用户系统的框图。

参照图18，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可包括控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可作为系统芯片(SoC)提供。

在实施方式中，当存储模块4400执行编程操作时，可在编程阶段中所包括的通过电压维持时段中开始沟道初始化操作。即，由于原来在验证阶段中执行的沟道初始化操作在编程阶段中执行，所以沟道初始化操作开始的时间点可变得更早。

具体地，在存储模块4400将编程脉冲施加到所选字线之后，存储模块4400可将特定电平的通过电压施加到所有字线(通过电压维持时段)。此时，与通过电压维持时段同时或者在通过电压维持时段开始之后经过预设时段时，可执行用于沟道初始化的操作。用于沟道初始化的操作可以是将特定电平的电压施加到所有漏极选择线和所有源极选择线以使连接到所有漏极选择线和所有源极选择线的晶体管导通的操作。

此后，在将沟道初始化电压施加到所有字线并将用于初始化沟道的电压施加到所有漏极选择线和所有源极选择线之后，存储模块4400可对所选字线、未选漏极选择线和未选源极选择线进行放电。当所选字线、未选漏极选择线和未选源极选择线被放电时，沟道初始化操作可结束。

结果，与通过电压维持时段开始同时或在通过电压维持时段期间开始沟道初始化操作，因此整个编程操作所消耗的时间可缩短。

存储器模块4200可作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可基于堆叠式封装(POP)来封装并作为一个半导体封装来提供。

网络模块4300可与外部装置通信。例如，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI的无线通信。例如，网络模块4300可被包括在应用处理器4100中。

存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在存储模块4400中的数据发送到应用处理器4100。例如，存储模块4400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。例如，存储模块4400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统4000的外部驱动器来提供。

例如，存储模块4400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可与参照图2和图3描述的存储器装置相同地操作。存储模块可与参照图1描述的存储模块50相同地操作。

用户接口4500可包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。