存储器冗余修复

本申请案主张2019年12月30日申请的第62/954,797号美国临时申请案的权益，其全部内容特此以引用的方式并入本文中。

技术领域

本发明大体上涉及集成电路，且特定来说，在一或多个实施例中，本发明涉及用于存储器的冗余修复的电路系统及方法。

背景技术

集成电路装置遍历各种电子装置。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常被提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及闪存。

闪存已发展成为各种电子应用的非易失性存储器的普遍来源。闪存通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或电荷陷阱)进行编程(其通常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如数据值)。闪存及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器械、交通工具、无线装置、移动电话及可移除存储器模块，且非易失性存储器的用途不断扩大。

NAND闪存是闪存装置的常见类型，因此被称为其中布置基本存储器单元配置的逻辑形式。通常，NAND闪存的存储器单元阵列经布置使得阵列的一行的每一存储器单元的控制栅极经连接在一起以形成例如字线的存取线。阵列的列包含一起串联连接于一对选择门(例如源极选择晶体管及漏极选择晶体管)之间的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到例如列位线的数据线。已知在存储器单元串与源极之间及/或存储器单元串与数据线之间使用一个以上选择门的变化。

尽管制造技术不断改进，但制造期间的缺陷通常是不可避免的。此外，随着存储器大小不断增大及特征大小不断减小，此类制造缺陷的数目可能趋于增加。为面对此类缺陷维持生产良率，通常在存储器的制造中实施冗余。

冗余是一种并入可用于替换缺陷存储器元件的备用或冗余存储器元件的方法。作为实例，存储器可具有存储器单元的冗余列。如果确定存储器单元有缺陷，那么可通过将含有缺陷存储器单元的列的地址重定向到冗余列来将含有缺陷存储器单元的存储器单元列替换为冗余存储器单元列。此过程对存储器的最终用户通常是透明的。

发明内容

本发明的一个方面涉及一种存储器，其包括：多个内容可寻址存储器(CAM)单元，其中所述多个CAM单元中的每一CAM单元经配置以存储相应数据值；匹配信号产生器，其经配置以产生所述多个CAM单元中的每一CAM单元是否指示其相应数据值与相应接收信号值之间的匹配的指示；及多个存储元件，其中所述多个存储元件中的每一存储元件以一对一关系对应于所述多个CAM单元中的相应CAM单元，其中所述多个存储元件中的每一存储元件经配置以存储相应数据值，且其中所述多个存储元件中的每一存储元件响应于所述匹配信号产生器的所述指示而选择性产生指示所述存储元件的所述相应数据值的数据信号。

本发明的另一方面涉及一种存储器，其包括：内容寻址存储器(CAM)单元阵列，其包括多个分组的CAM单元，其中所述CAM单元阵列中的每一CAM单元经配置以存储相应数据值；多个信号节点，其中所述多个信号节点中的每一信号节点与所述多个分组的CAM单元中的每一分组的CAM单元的相应CAM单元通信；多个匹配信号产生器，其中所述多个匹配信号产生器中的每一匹配信号产生器对应于所述多个分组的CAM单元中的相应分组的CAM单元，且其中所述多个匹配信号产生器中的每一匹配信号产生器经配置以产生其相应分组的CAM单元是否指示其相应数据值与从所述多个信号节点中的其相应信号节点接收的信号值之间的匹配的指示；多个分组的存储元件，其中所述多个分组的存储元件中的每一分组的存储元件对应于所述多个分组的CAM单元中的相应分组的CAM单元及所述相应分组的CAM单元的所述相应匹配信号产生器；及多路复用器，其具有与所述多个信号节点中的每一信号节点通信的第一多个输入，具有与所述多个分组的存储元件中的每一存储元件的输出通信的第二多个输入，且具有多个输出；其中所述多个分组的存储元件中的每一存储元件以一对一关系对应于其相应分组的CAM单元中的相应CAM单元，其中所述多个分组的存储元件中的每一存储元件经配置以存储相应数据值，且其中所述多个分组的存储元件中的每一存储元件响应于其匹配信号产生器的所述指示而在所述存储元件的所述相应匹配信号产生器的所述指示指示匹配时在所述存储元件的输出上产生指示所述存储元件的所述相应数据值的数据信号及在所述存储元件的所述相应匹配信号产生器的所述指示指示不匹配时向所述存储元件的所述输出呈现高阻抗；且其中所述多路复用器经配置以在所述多个匹配信号产生器中无匹配信号产生器指示匹配时将其多个输出连接到所述第一多个输入及在所述多个匹配信号产生器中的任何匹配信号产生器指示匹配时将其多个输出连接到所述第二多个输入。

本发明的另一方面涉及一种操作存储器的方法，其包括：比较接收地址部分与存储地址部分；产生是否在所述接收地址部分与所述存储地址部分之间检测到匹配的指示；在所述接收地址部分与所述存储地址部分之间检测到匹配时响应于所述指示而激活多个存储元件；及响应于所述激活多个存储元件的输出而存取冗余存储器元件。

附图说明

图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。

图2A到2B是可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。

图3A到3B是相关技术的修复逻辑及控制电路系统的框示意图。

图4A到4D是根据实施例的修复逻辑及控制电路系统的框示意图。

图5是根据实施例的用于与匹配信号产生器通信的内容可寻址存储器单元及相关联存储元件的示意图。

图6A到6D是根据实施例的存储元件及对应逻辑的示意图。

图7是根据实施例的操作存储器的方法的流程图。

具体实施方式

在以下详细描述中，参考形成其一部分的附图，且附图中通过说明的方式展示特定实施例。在图式中，相同参考数字描述所有若干视图中的大体上类似组件。可在不脱离本发明的范围的情况下利用其它实施例且进行结构、逻辑及电改变。因此，以下详细描述不应被视为意在限制。

本文使用的术语“半导体”可指例如材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，先前过程步骤可能已用于在基底半导体结构中形成区/结，且术语“半导体”可包含含有此类区/结的下伏层。

除非从上下文显而易见，否则本文所使用的术语“导电”及其各种相关形式(例如传导、导电地、传导的、导电、导电性等)是指电传导的。类似地，除非从上下文显而易见，否则本文所使用的术语“连接(connecting)”及其各种相关形式(例如连接(connect)、经连接、连接(connection)等)是指电连接。

图1是根据实施例的与第二设备(呈作为第三设备(呈电子系统的形式)的部分的处理器130的形式)通信的第一设备(呈存储器(例如存储器装置)100的形式)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器械、交通工具、无线装置、移动电话及类似者。处理器130(例如存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。

存储器装置100包含逻辑上布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性连接到同一数据线(通常称为位线)。单个存取线可与存储器单元的一个以上逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程为至少两个目标数据状态中的一者。

提供行解码电路系统108及列解码电路系统110以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112以管理命令、地址及数据输入到存储器装置100及从存储器装置100输出数据及状态信息。地址寄存器114与I/O控制电路系统112及行解码电路系统108及列解码电路系统110通信以在解码之前锁存地址信号。根据实施例，地址寄存器114可进一步与修复逻辑及控制电路系统128通信。尽管修复逻辑及控制电路系统128被描绘为与列解码电路系统110通信用于存储器单元的缺陷列的冗余修复，但本文描述的概念同样可应用于存储器单元的缺陷行的冗余修复。命令寄存器124与I/O控制电路系统112及控制逻辑116通信以锁存传入命令。

控制器(例如存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如感测操作[其可包含读取操作及验证操作]、编程操作及/或擦除操作)。控制逻辑116与行解码电路系统108及列解码电路系统110通信以响应于地址而控制行解码电路系统108及列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。针对一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104中的一组存储器单元，例如存储器单元的保留块。

控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118如控制逻辑116指示那样锁存传入或传出的数据以在存储器单元阵列104分别忙于写入或读取其它数据时暂时存储数据。在编程操作(例如写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120用于转移到存储器单元阵列104；接着，新数据可从I/O控制电路系统112锁存于高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传递到I/O控制电路系统112用于输出到外部处理器130；接着，新数据可从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成存储器装置100的页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112及控制逻辑116通信以锁存状态信息用于输出到处理器130。

存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含芯片启用CE#、命令锁存器启用CLE、地址锁存器启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可通过控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100通过多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)及通过I/O总线134将数据输出到处理器130。

举例来说，命令可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收，且接着可写入到命令寄存器124中。地址可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收，且接着可写入到地址寄存器114中。数据可通过I/O控制电路系统112处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收，且接着可写入到高速缓存寄存器118中。随后，可将数据写入到数据寄存器120中用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。数据还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出。尽管可参考I/O引脚，但其可包含通过外部装置(例如处理器130)提供到存储器装置100的电连接的任何导电节点，例如常用的导电垫或导电凸块。

所属领域的技术人员将了解，可提供额外电路系统及信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能不一定分离到集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。替代地，集成电路装置的一或多个组件或组件部分可经组合以执行图1单个块组件的功能性。

另外，尽管根据用于接收及输出各种信号的通用约定描述特定I/O引脚，但应注意，I/O引脚(或其它I/O节点结构)的其它组合或数目可用于各种实施例中。

图2A是可用于参考图1描述的类型的存储器中的例如NAND存储器阵列的存储器单元阵列200A(例如作为存储器单元阵列104的一部分)的一部分的示意图。存储器阵列200A包含例如字线202

存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联连接的存储器单元(例如非易失性存储器单元)，例如NAND串206

每一选择门210的源极可连接到共源极216。每一选择门210的漏极可连接到对应NAND串206的存储器单元208

每一选择门212的漏极可连接到对应NAND串206的位线204。举例来说，选择门212

图2A中的存储器阵列可为准二维存储器阵列，且可具有通常呈平面结构，例如，其中共源极216、NAND串206及位线204在大体上平行平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共源极216的平面及含有位线204的平面延伸，位线204可大体上平行于含有共源极216的平面。

存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如浮动栅极、电荷陷阱或经配置以存储电荷的其它结构)及控制栅极236，如图2A中所展示。数据存储结构234可包含导电及电介质两种结构，而控制栅极236通常由一或多种导电材料形成。在一些情况中，存储器单元208可进一步具有界定源极/漏极(例如源极)230及界定源极/漏极(例如漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况中形成)字线202。

存储器单元208的列可为选择性连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但非必需)包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行通常可分为存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202

尽管已结合NAND闪存论述图2A的实例，但本文描述的实施例及概念不受限于特定阵列架构或结构，而是可包含其它结构(例如SONOS或经配置以存储电荷的其它数据存储结构)及其它架构(例如AND阵列、NOR阵列等)。

图2B是可用于参考图1描述的类型的存储器中的存储器单元阵列200B(例如，作为存储器单元阵列104的一部分)的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，其中柱的一部分可用作NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择门漏极)选择性连接到位线204

三维NAND存储器阵列200B可形成于外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200B的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含形成于同一半导体衬底上的n沟道及p沟道晶体管，通常被称为CMOS或互补金属氧化物半导体的工艺。尽管由于集成电路制造及设计进步，CMOS通常不再利用严格金属氧化物半导体构造，但为方便起见，仍保留CMOS名称。修复逻辑及控制电路系统可表示外围电路系统226的一部分。

随着存储器单元阵列的存储器密度提高(例如，集成电路裸片的给定区域的存储器单元数目增加)，对外围电路系统226内的区域的需求也可能增加。修复逻辑及控制电路系统通常占用存储器的外围电路系统的很大一部分。各种实施例试图促进修复逻辑及控制电路系统的大小减小，同时提供用于存储器的冗余修复的类似功能性。

图3A到3B是相关技术的修复逻辑及控制电路系统的框示意图。图3A描绘作为相关技术的修复逻辑及控制电路系统的一部分的内容可寻址存储器(CAM)单元阵列300。CAM单元阵列300可具有数个行340，例如行340

CAM单元342通常可各自经配置以存储例如对应于地址信号的数字的数据值且提供具有表示接收信号值是否匹配存储数据值的逻辑电平的输出信号。举例来说，每一CAM单元342可包含寄存器344，例如寄存器344

对一或多个行340的寄存器344进行编程可包含存取(例如，读取)存储对应于缺陷存储器元件的地址部分的存储器单元阵列104的特定部分。一般来说，存储器的测试可用于确定哪些存储器元件被视为可用及哪些被视为有缺陷。当存储器元件被视为有缺陷时，对应于所述存储器元件的地址部分可存储到存储器的非易失性存储位置，例如存储器单元阵列104。接着，可在存储器通电期间存取这些地址部分以相应地对寄存器344进行编程。

CAM单元阵列300的行340的每一CAM单元342的输出348可连接到对应于所述行340的匹配信号产生器350。以相同于行340

实际上，对应缺陷存储器元件(例如含有识别为有缺陷的一或多个存储器单元的存储器单元列)的地址部分可存储于CAM单元阵列300的行340的CAM单元342中。CAM单元阵列300的每一行340可存储各自对应于不同缺陷存储器元件的不同地址部分。应注意，当经识别缺陷存储器元件的数目小于CAM单元阵列300的行340的数目时，行340中的一或多者可不存储任何地址部分，而是可存储不对应于任何可存取地址的值。举例来说，所有逻辑低电平或所有逻辑高电平的值可不对应于在信号节点354上接收的任何地址。以此方式，不对应于缺陷存储器元件的CAM单元阵列300的行340可经配置以响应于在信号节点354上接收的地址而总是指示不匹配。

存储地址部分的每一行340可进一步对应于相应冗余存储器元件，且每一冗余存储器元件可在例如存储器单元阵列104的地址空间外部具有可在信号节点354上接收的对应地址部分。举例来说，假设i＝7，从信号节点354接收的有效地址可对应于含于00000000到01111111中的地址空间，而用于冗余存储器元件的地址可对应于以10000000开始的地址空间。当每一行340存储不同地址部分或未存储任何有效地址部分时，可预期不多于一个输出352将指示其存储地址部分与从信号节点354接收的地址部分之间的匹配。以此方式，指示匹配的输出352可用于指示应存取对应于产生所述输出352的行340的冗余存储器元件，而非对应于在信号节点354上接收的地址部分的缺陷存储器元件。

先前修复逻辑及控制电路系统可响应于输出352而利用编码器来产生对应于行340的冗余存储器元件的地址部分以指示其输出352上的匹配。用于此用途的编码器通常已由复杂组合逻辑电路形成以从具有特定逻辑电平(例如逻辑低电平)的j个数字及具有不同逻辑电平(例如逻辑高电平)的1个数字的输入产生界定地址空间内的i+1个数字的j+1种唯一组合的输出。此类电路可利用存储器的外围电路系统的重要区域。

图3B描绘用于在匹配由图3A的匹配信号产生器350中的一者指示时产生冗余存储器元件的地址部分及在指示匹配时选择冗余存储器元件的地址部分或在指示不匹配时选择在信号节点354上接收的地址部分的编码器356及多路复用器(MUX)360。编码器356响应于输出352

举例来说，在控制信号节点364处接收的信号可对应于接收输出352

图4A到4D是根据实施例的修复逻辑及控制电路系统的框示意图。图4A描绘根据实施例的作为修复逻辑及控制电路系统的一部分的内容可寻址存储器(CAM)单元阵列400。CAM单元阵列400可具有数个行440，例如行440

CAM单元442通常可各自经配置以存储例如对应于地址信号的数字的数据值且提供具有表示接收信号值是否匹配存储数据值的逻辑电平的输出信号。举例来说，每一CAM单元442可包含寄存器444，例如寄存器444

对一或多个行440的寄存器444进行编程可包含存取(例如，读取)存储对应于缺陷存储器元件的地址部分的存储器单元阵列104的特定部分。一般来说，存储器的测试可用于确定哪些存储器元件被视为可用及哪些被视为有缺陷。当存储器元件被视为有缺陷时，对应于所述存储器元件的地址部分可存储到存储器的非易失性存储位置，例如存储器单元阵列104。接着，可在存储器通电期间存取这些地址部分以相应地对寄存器444进行编程。

CAM单元阵列400的行440的每一CAM单元442的输出448可连接到对应于所述行440的匹配信号产生器450。以相同于行440

作为一个实例，指示可为信号，其在其对应CAM单元442的输出448中的每一者指示匹配时具有第一逻辑电平及在其对应CAM单元442的输出448中的任一者指示不匹配时具有不同于(例如，相反于)其第一逻辑电平的第二逻辑电平。举例来说，如果其CAM单元442指示与逻辑高电平匹配，那么匹配信号产生器450可表示AND门或NAND门。相反地，如果其CAM单元指示与逻辑低电平匹配，那么匹配信号产生器450可表示OR门或NOR门。应注意，匹配信号产生器450的输出474的第一逻辑电平可相同或不同于CAM单元442的输出448的第一逻辑电平。CAM单元阵列400的每一行440可以相同于关于行440

替代地，匹配信号产生器450的指示可包含一对互补信号，其中如果其对应CAM单元442的输出448中的每一者指示匹配，那么互补信号对的第一信号具有第一逻辑电平，且互补信号对的第二信号具有第二逻辑电平，且其中如果其对应CAM单元442的输出448中的任一者指示不匹配，那么互补信号对的第一信号具有第二逻辑电平，且互补信号对的第二信号具有第一逻辑电平。

实际上，对应缺陷存储器元件(例如含有识别为有缺陷的一或多个存储器单元的存储器单元列)的地址部分可存储于CAM单元阵列400的行440的CAM单元442中。CAM单元阵列400的每一行440可存储各自对应于不同缺陷存储器元件的不同地址部分。应注意，当经识别缺陷存储器元件的数目小于CAM单元阵列400的行440的数目时，行440中的一或多者可不存储任何地址部分，而是可存储不对应于任何可存取地址的值。举例来说，所有逻辑低电平或所有逻辑高电平的值可不对应于在信号节点454上接收的任何地址。以此方式，不对应于缺陷存储器元件的CAM单元阵列400的行440可经配置以响应于在信号节点454上接收的地址而总是指示不匹配。

存储地址部分的每一行440可对应于相应冗余存储器元件，且每一冗余存储器元件可在例如存储器单元阵列104的地址空间外部具有可在信号节点454上接收的对应地址部分。举例来说，假设i＝7，从信号节点454接收的有效地址可对应于含于00000000到01111111中的地址空间，而冗余存储器元件的地址可对应于以10000000开始的地址空间。当每一行440存储不同地址部分或未存储任何有效地址部分时，可预期不多于一个输出474将指示其存储地址部分与从信号节点454接收的地址部分之间的匹配。以此方式，指示匹配的输出474可用于指示应存取对应于产生所述输出474的行440的冗余存储器元件，而非对应于在信号节点454上接收到的地址部分的缺陷存储器元件。

代替利用编码器来产生冗余存储器元件的地址，各种实施例包含对应于每一行440的选择性激活的存储元件470，例如存储元件470

尽管存储元件470被描绘为物理上紧密接近其对应CAM单元442，但存储元件470可远离其对应CAM单元442定位，前提是其与对应匹配信号产生器450通信，且无需到CAM单元442自身的任何连接。

对一或多个行440的存储元件470进行编程可包含存取(例如，读取)存储对应于冗余存储器元件的地址部分的存储器单元阵列104的特定部分。如先前所述，存储器的测试可用于确定哪些存储器元件被视为可用及哪些被视为有缺陷。当存储器元件被视为有缺陷时，对应于所述存储器元件的地址部分可存储到存储器的非易失性存储位置，例如存储器单元阵列104。类似地，冗余存储器元件可被指派用于替换缺陷存储器元件。冗余存储器元件的地址部分可在确定缺陷存储器元件的地址之前或之后被指派。接着，可在存储器通电期间存取这些地址部分以相应地对存储元件470进行编程。替代地，冗余存储器元件的地址部分可经硬编码到电路系统中，如参考图6A到6C论述。

图4B描绘用于在图4A的匹配信号产生器450中的一者指示匹配时选择冗余存储器元件的地址部分或在指示不匹配时选择在信号节点454上接收的地址部分的多路复用器(MUX)460。多路复用器460经连接以从输出472[i:0]接收i+1个地址信号及从信号节点454[i:0]接收i+1个地址信号。多路复用器460响应于来自控制信号节点464的控制信号而在指示不匹配时从信号节点454[i:0]选择地址信号用于输出及在指示匹配时从输出472[i:0]选择地址信号。接着，在输出462[i:0]处提供选定地址信号例如用于输入到列解码电路系统110。

举例来说，在控制信号节点464处接收的信号可对应于接收输出472

图4C描绘跨越多个行440的存储元件470当中的输出472[i:0]的共同连接。举例来说，图4C描绘连接到存储元件470

图4D描绘例如在输出474

图5是根据实施例的用于与匹配信号产生器450y(例如行440y的匹配信号产生器450y)通信的CAM单元442

CAM单元442

图5的寄存器444

返回参考图5，比较逻辑446

比较逻辑446

比较逻辑446

比较逻辑446

存储元件470

图5进一步描绘可连接到输出472

可包含偏压元件549来使输出472

图5进一步描绘选择性激活的反相器551，其具有连接到输出472

图6A到6D是根据实施例的用于与匹配信号产生器450

图6A及6B的实例可将存储元件470

在图6A的实例中，第一控制信号节点598

通过此连接性，当输出474

在图6B的实例中，第一控制信号节点598

通过此连接性，当输出474

应注意，在图6A的实例中，nFET 592、电压节点596及电压节点657可从示意图消除，同时提供在输出472

图6C的实例可将存储元件470

第一可编程元件659

第三可编程元件659

可编程元件659

对图6C的存储元件470

对图6C的存储元件470

图6D的实例可将存储元件470

第一nFET 661

第二pFET 663

第一nFET 661

对图6D的存储元件470

对图6D的存储元件470

应注意，尽管图6A到6D的实例利用具有一对互补输出474

图7是根据实施例的操作存储器的方法的流程图。方法可呈计算机可读指令的形式，例如，存储到指令寄存器128。此类计算机可读指令可由控制器(例如控制逻辑116)执行以致使存储器(例如存储器的相关组件)执行方法。在701，可比较接收地址部分与存储地址部分。举例来说，待存取的存储器单元的列地址可在CAM单元阵列处接收，且与存储到CAM单元阵列的一或多个行的地址部分比较。

在703，可产生是否检测到匹配的指示。举例来说，CAM单元的每一行的输出可提供到对应匹配信号产生器，且每一匹配信号产生器可产生是否检测到匹配(例如，其对应CAM单元中的每一者是否指示所述行的存储地址部分的相应数字与接收地址部分的相应数字之间的匹配)或是否检测到不匹配(例如，其对应CAM单元中的任一者是否不指示所述行的存储地址部分的相应数字与接收地址部分的相应数字之间的匹配)的指示。

在705，当检测到匹配时，可响应于指示而激活多个存储元件。举例来说，多个存储元件中的每一存储元件可在被激活时呈现对应于存储数据值的信号，及可在被取消激活时呈现高阻抗。此激活可响应指示的逻辑电平。

在707，可响应于激活的多个存储元件的输出而存取冗余存储器元件。举例来说，激活的多个存储元件的输出可表示对应于预定用于替换被视为有缺陷的存储器元件的任何存取请求的冗余存储器元件且对应于匹配接收地址部分的地址部分。

结论

尽管本文已说明及描述特定实施例，但所属领域的一般技术人员将了解，为了实现相同目的而计算的任何布置可替换所展示的特定实施例。实施例的许多调适对所属领域的一般技术人员来说是显而易见的。因此，本申请案希望涵盖实施例的任何调适或变化。