SAR ADC电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种SAR ADC电路。

背景技术

随着集成电路、物联网、传感器网络等技术的快速发展，以及人们对智能家居、智能医疗等服务的迫切需求，各种微型化、低功耗的传感器作为连接物理世界和各种智能设备的桥梁，受到越来越高的重视。通过传感器可感知世界的各种模拟信号，而后经过模数转换器（Analog to Digital Convert，ADC）可将模拟信号转化为数字信号，而后再送入到后端的数字电路系统中，便可进行运算处理，进而控制设备做出反应，其中的ADC则作为模拟电路和数字电路的接口，是模拟信号和数字信号之间重要的桥梁。

在众多种类的ADC类型中，高精度逐次逼近型模数转换器（SuccessiveApproximation Register，SAR ADC）由于具有优良的性能，如结构简单、数字化程度高、方便应用、延迟低功耗低等，已成为目前ADC研究中的热门，同时也被广泛应用于各个领域中，特别是针对一些高速高精度低功耗的应用，比如MCU。

SAR ADC的主体模块组成分为三部分：数字控制逻辑模块、比较器以及DAC电容阵列模块。这里面DAC电容阵列模块和比较器属于数字模拟混合电路，数字控制逻辑模块则是纯数字电路，其中数字主要起控制开关闭合和断开的作用。其中，对于数字电路一般没有精度要求只有速度的要求，一般用低阈值短沟道晶体管就可以实现高速需求，因此其不会限制系统速度，但是对于由比较器及DAC电容阵列模块组成的模拟混合电路，则对速度及精度都有严格的要求，因为，其决定了整个ADC系统的速度和精度，但一般速度和精度是一个矛盾体，如高精度的信号，则需要长时间的建立。

随着应用的需求，对SAR ADC的精度和速度的要求越来越苛刻，SAR ADC电路的设计也面临着诸多挑战。如在SAR ADC的三个模块中，设计具有高速及高精度的比较器是制备高速及高精度的SAR ADC的核心之一，也成为目前研究的主要方向，但高精度意味着要求比较器要识别的信号非常小，因此需要比较器有较大增益，高速也就是比较器的比较时间要非常短，而实现高增益的预放大器带宽必然会下降，特别是在低权重位的比较过程中，等效到比较器输入端的信号都非常微弱，再考虑到噪声的影响，这样在设计中，必须着重优化比较器的增益和带宽以及噪声，设计难度也将会大大提高，对应电流消耗和芯片面积也会增加，这成为设计高集成度、高速及高精度的SAR ADC的一个瓶颈。

因此，提供一种新型的SAR ADC电路，实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SAR ADC电路，用于解决现有技术中为制备高集成度、高速及高精度的SAR ADC所遇到的瓶颈问题。

为实现上述目的及其他相关目的，本发明提供一种SAR ADC电路，所述SAR ADC电路包括：

采样开关电路，所述采样开关电路的第一端输入差分输入信号V

第一DAC电容阵列模块，所述第一DAC电容阵列模块的第一端与所述采样开关电路的第三端电连接，所述第一DAC电容阵列模块的第二端与所述采样开关电路的第四端电连接；

第二DAC电容阵列模块，所述第二DAC电容阵列模块的第一端与所述第一DAC电容阵列模块的第三端电连接，所述第二DAC电容阵列模块的第二端与所述第一DAC电容阵列模块的第四端电连接，且所述第一DAC电容阵列模块中的电容的权重位所对应的电容的容值为所述第二DAC电容阵列模块中的最低权重位所对应的电容的容值；

比较器，所述比较器的第一端与所述第二DAC电容阵列模块的第三端电连接，所述比较器的第二端与所述第二DAC电容阵列模块的第四端电连接；

逻辑控制电路，所述逻辑控制电路的第一端与所述比较器的第三端电连接，所述逻辑控制电路的第二端分别与所述第一DAC电容阵列模块及第二DAC电容阵列模块的第五端电连接，所述逻辑控制电路的第三端分别与所述第一DAC电容阵列模块及第二DAC电容阵列模块的第六端电连接。

可选地，第一DAC电容阵列模块包括：

第一电容组，所述第一电容组包括多个第一电容，且每个所述第一电容的第一端均分别与所述采样开关电路的第三端电连接；

第一开关组，所述第一开关组包括多个第一开关，且每个所述第一开关的第一端与相对应的所述第一电容的第二端电连接，每个所述第一开关的第二端选择性地连接到地电平V

第二电容组，所述第二电容组包括多个第二电容，且每个所述第二电容的第一端均分别与所述采样开关电路的第四端电连接；

第二开关组，所述第二开关组包括多个第二开关，且每个所述第二开关的第一端与相对应的所述第二电容的第二端电连接，每个所述第二开关的第二端选择性地连接到地电平V

可选地，所述第一电容及第二电容的参数相同，且所述第一电容及第二电容的权重位所对应的电容的容值均为所述第二DAC电容阵列模块中的最低权重位所对应的电容的容值。

可选地，包括n个所述第一电容及n个所述第二电容，且n为奇数。

可选地，所述第二DAC电容阵列模块包括：

第三电容组，所述第三电容组包括多个第三电容，且每个所述第三电容的第一端均分别与所述第一DAC电容阵列模块的第三端电连接；

第三开关组，所述第三开关组包括多个第三开关，且每个所述第三开关的第一端与相对应的所述第三电容的第二端电连接，每个所述第三开关的第二端选择性地连接到地电平V

第四电容组，所述第四电容组包括多个第四电容，且每个所述第四电容的第一端均分别与所述第一DAC电容阵列模块的第四端电连接；

第四开关组，所述第四开关组包括多个第四开关，且每个所述第四开关的第一端与相对应的所述第四电容的第二端电连接，每个所述第四开关的第二端选择性地连接到地电平V

可选地，所述第三电容及第四电容的参数相同，且均为由二进制权重位所对应的电容的容值分别为C

可选地，所述第一DAC电容阵列模块及第二DAC电容阵列模块为电容型阵列模块或电容电阻组合型阵列模块。

可选地，所述采样开关电路包括：

第一输入采样开关，所述第一输入采样开关的第一端输入所述差分输入信号V

第二输入采样开关，所述第二输入采样开关的第一端输入所述差分输入信号V

如上所述，本发明的SAR ADC电路包括采样开关电路、第一DAC电容阵列模块、第二DAC电容阵列模块、比较器及逻辑控制电路，通过在SAR ADC电路中额外扩展引入第一DAC电容阵列模块，且由于第一DAC电容阵列模块中的电容的权重位所对应的电容的容值为第二DAC电容阵列模块中的最低权重位所对应的电容的容值，从而可通过第一DAC电容阵列模块以校正第二DAC电容阵列模块中最低权重位所对应的比较器的实际输出，而且可推导至第二DAC电容阵列模块没有的0.5LSB权重对应的比较器输出，从而可解决高集成度、高速及高精度的SAR ADC在设计中遇到的瓶颈问题，大大降低了比较器的设计难度，直接提高了SARADC的整体转换精度。

附图说明

图1显示为本发明实施例中SAR ADC电路的总体结构框图。

图2显示为本发明实施例中SAR ADC电路的具体结构示意图。

图3显示为本发明实施例中权重输出对应关系图。

元件标号说明

1-采样开关电路；2-第一DAC电容阵列模块；3-第二DAC电容阵列模块；4-比较器；5-逻辑控制电路；111-第一输入采样开关；112-第二输入采样开关；211-第一电容组；221-第一开关组；212-第二电容组；222-第二开关组；311-第三电容组；321-第三开关组；312-第四电容组；322-第四开关组。

具体实施方式

对于常规的SAR ADC电路，在转换过程中，最后一位的权重即最低权重位（1LSB权重）的比较是最为关键的，一旦此位比较出错，整个SAR ADC电路的精度将直接下降6dB，对应的有效输出将减少1bit。之所以容易出错，其原因包括：一，最低权重位所对应的需要解析的比较器的正负端的电压差最小（1LSB权重附近），容易受噪声或者其他非理想因素的干扰；二，最低权重位所对应的电压差过小，比较器建立过慢，容易进入亚稳态。

因此，本申请提出了一种新型的SAR ADC电路，通过在SAR ADC电路中额外扩展引入第一DAC电容阵列模块，且由于第一DAC电容阵列模块中的电容的权重位所对应的电容的容值为第二DAC电容阵列模块中的最低权重位所对应的电容的容值，从而可通过第一DAC电容阵列模块以校正第二DAC电容阵列模块中最低权重位所对应的比较器的实际输出，即通过额外增加最低权重位，也就是除了常规的最低权重位的转换比较外，再增加同样的最低权重位的二次转换比较，然后根据对常规的最低权重位（1LSB权重）的比较结果，以及额外增加的最低权重位的比较结果的综合分析，得到最终输出的最低权重位的转换结果，该SARADC电路甚至可以在最低权重位（1LSB权重）的转换结果上扩展到1LSB权重以下，如0.5LSB权重，从而本申请可在不设计复杂结构的比较器的前提下，即可完成高精度的比较，以实现高精度SAR ADC电路的性能。

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

参阅图1~图2，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，本实施例提供一种SAR ADC电路，所述SAR ADC电路包括采样开关电路1、第一DAC电容阵列模块2、第二DAC电容阵列模块3、比较器4及逻辑控制电路5。

其中，所述采样开关电路1的第一端输入差分输入信号V

作为示例，所述采样开关电路1包括：

第一输入采样开关111，所述第一输入采样开关111的第一端输入所述差分输入信号V

第二输入采样开关112，所述第二输入采样开关112的第一端输入所述差分输入信号V

作为示例，所述第一DAC电容阵列模块2及第二DAC电容阵列模块3为电容型阵列模块或电容电阻组合型阵列模块。

具体的，本实施例中，为形成高精度的所述SAR ADC电路，所述第一DAC电容阵列模块2及第二DAC电容阵列模块3均优选采用电容型阵列模块，但并非局限于此，所述第一DAC电容阵列模块2及第二DAC电容阵列模块3根据需要，也可采用电容电阻组合型阵列模块，此处不作过分限制。

作为示例，所述第一DAC电容阵列模块2包括：

第一电容组211，所述第一电容组211包括多个第一电容，且每个所述第一电容的第一端均分别与所述采样开关电路1的第三端电连接；

第一开关组221，所述第一开关组221包括多个第一开关，且每个所述第一开关的第一端与相对应的所述第一电容的第二端电连接，每个所述第一开关的第二端选择性地连接到地电平V

第二电容组212，所述第二电容组212包括多个第二电容，且每个所述第二电容的第一端均分别与所述采样开关电路1的第四端电连接；

第二开关组222，所述第二开关组222包括多个第二开关，且每个所述第二开关的第一端与相对应的所述第二电容的第二端电连接，每个所述第二开关的第二端选择性地连接到地电平V

作为示例，所述第二DAC电容阵列模块3包括：

第三电容组311，所述第三电容组311包括多个第三电容，且每个所述第三电容的第一端均分别与所述第一DAC电容阵列模块2的第三端电连接；

第三开关组321，所述第三开关组321包括多个第三开关，且每个所述第三开关的第一端与相对应的所述第三电容的第二端电连接，每个所述第三开关的第二端选择性地连接到地电平V

第四电容组312，所述第四电容组312包括多个第四电容，且每个所述第四电容的第一端均分别与所述第一DAC电容阵列模块2的第四端电连接；

第四开关组322，所述第四开关组322包括多个第四开关，且每个所述第四开关的第一端与相对应的所述第四电容的第二端电连接，每个所述第四开关的第二端选择性地连接到地电平V

具体的，如图2所示，在所述SAR ADC电路中，所述采样开关电路1包括：第一输入采样开关111及第二输入采样开关112，所述第一输入采样开关111的第一端输入所述差分输入信号V

作为示例，所述第一电容及第二电容的参数相同，且所述第一电容及第二电容的权重位所对应的电容的容值均为所述第二DAC电容阵列模块3中的最低权重位所对应的电容的容值。

作为示例，所述第三电容及第四电容的参数相同，且均为由二进制权重位所对应的电容的容值分别为C

具体的，参阅图2，本实施例中，所述SAR ADC电路中的所述第二DAC电容阵列模块3为一个4位DAC电容阵列模块，且优选所述第三电容及第四电容的参数相同，为由二进制权重位所对应的电容的容值分别为C

关于所述SAR ADC电路的应用，当在进行采样期间，所述第一输入采样开关111及第二输入采样开关112打开，所述差分输入信号V

采样结束后，所述第一输入采样开关111及第二输入采样开关112关断，所述差分输入信号V

基于上述分析，所述第二DAC电容阵列模块3中的输出结果D4应该为最低权重位（1LSB权重）的结果，但是这个权重位的比较由于噪声和所述比较器4的比较速度和精度的限制很容易出错。从而通过所述第一DAC电容阵列模块2中的扩展位，即5个所述最低权重位（1LSB权重）的存在，就可用来验证和补充所述最低权重位的结果，以通过额外5次的转换比较可以抑制噪声的影响。

实验验证，本实施例的所述SAR ADC电路的信噪比可提高约7dB，且可减小随机误差，同时可大大降低了所述比较器4出现亚稳态的可能。这样就可以利用所述第一DAC电容阵列模块2中的扩展位的结果E1~E5以及所述第二DAC电容阵列模块3的最后一位结果D4得到最终更为准确的低位权重位转换输出，甚至根据E1、E2、E3、E4、E5的结果，可推出比1LSB权重更低位的0.5LSB权重。其对应关系如图3。

其中，上表是根据概率分布统计来验证最低权重位1LSB权重的输出对应值，以及推导出0.5LSB权重对应的输出值，根据上表结果不仅能校正1LSB权重对应的实际权重输出，而且能将精度提高到小数位0.5LSB权重，因此可实现所述SAR ADC电路更可靠，更高精度的输出。

综上所述，本发明的SAR ADC电路包括采样开关电路、第一DAC电容阵列模块、第二DAC电容阵列模块、比较器及逻辑控制电路，通过在SAR ADC电路中额外扩展引入第一DAC电容阵列模块，且由于第一DAC电容阵列模块中的电容的权重位所对应的电容的容值为第二DAC电容阵列模块中的最低权重位所对应的电容的容值，从而可通过第一DAC电容阵列模块以校正第二DAC电容阵列模块中最低权重位所对应的比较器的实际输出，而且可推导至第二DAC电容阵列模块没有的0.5LSB权重对应的比较器输出，从而可解决高集成度、高速及高精度的SAR ADC在设计中遇到的瓶颈问题，大大降低了比较器的设计难度，直接提高了SARADC的整体转换精度。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。