半导体结构及其形成方法

技术领域

本申请的实施例涉及半导体结构及其形成方法。

背景技术

半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。

这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。例如，在减小的长度尺度下，诸如短沟道效应(SCE)和阈值电压(Vt)的调整的挑战变得更加明显，从而损害器件的性能。虽然解决这些挑战的现有方法(例如，引入基于硅锗的沟道)通常已经足够，但是它们并不是在所有方面都完全令人满意。

发明内容

本申请的一些实施例提供了一种半导体结构，包括：半导体衬底；硅锗(SiGe)鳍，从所述半导体衬底突出，其中，所述硅锗鳍包括具有第一侧壁和第二侧壁的顶部，所述顶部设置在具有第三侧壁和第四侧壁的底部上方，并且其中，将所述第一侧壁连接至所述第三侧壁的第一过渡区域和将所述第二侧壁连接至所述第四侧壁的第二过渡区域的每个具有分别远离所述第一侧壁和所述第二侧壁延伸的锥形轮廓；隔离部件，设置在所述半导体衬底上方并且围绕所述硅锗鳍的所述底部；含硅层，设置在所述硅锗鳍的所述顶部上，其中，所述含硅层的设置在所述第一过渡区域上的第一部分远离所述第一侧壁延伸第一横向距离，并且所述含硅层的设置在所述第二过渡区域上的第二部分远离所述第二侧壁延伸与所述第一横向距离不同的第二横向距离，并且其中，所述含硅层的外部垂直表面之间的间隔由第三横向距离限定；以及金属栅极堆叠件，设置在所述硅锗鳍的沟道区域中的所述含硅层上方。

本申请的另一些实施例提供了一种半导体结构，包括：半导体衬底，包括第一区域和第二区域；隔离结构，设置在所述第一区域和所述第二区域上方；第一鳍，在所述第一区域中从所述半导体衬底突出，其中，所述第一鳍包括硅(Si)并且基本没有锗(Ge)，并且其中，所述第一鳍的与所述隔离结构的顶面接触的部分远离所述第一鳍的侧壁横向延伸以形成第一鳍肩；第二鳍，在所述第二区域中从所述半导体衬底突出，其中，所述第二鳍包括硅和锗，其中，所述第二鳍的与所述隔离结构的顶面接触的部分远离所述第二鳍的侧壁横向延伸以形成第二鳍肩，并且其中，所述第二鳍肩具有大于所述第一鳍肩的宽度；硅层，设置在所述第一鳍和所述第二鳍上方，其中，硅层的设置在所述第一鳍上方的部分具有第一厚度，并且硅层的设置在所述第二鳍上方的部分具有大于所述第一厚度的第二厚度；以及金属栅极堆叠件，设置在所述第一鳍的沟道区域和所述第二鳍的沟道区域中的所述硅层上方。

本申请的又一些实施例提供了一种形成半导体结构的方法，包括：形成具有第一区域和第二区域的半导体衬底；形成从所述第一区域突出的第一鳍和从所述第二区域突出的第二鳍，其中，所述第一鳍包括硅锗(SiGe)，并且所述第二鳍包括硅(Si)但是没有锗(Ge)；确定要沉积在所述第一鳍上方的含硅层的厚度；基于所述含硅层的所述厚度修整所述第一鳍，其中，修整所述第一鳍形成从修整的第一鳍的侧壁突出的鳍肩；在所述修整的第一鳍上方沉积所述含硅层至所述确定的厚度，其中，所述含硅层的部分横向延伸超过所述鳍肩；在所述含硅层的部分上方形成伪栅极堆叠件；在所述第一鳍和所述第二鳍中形成与所述伪栅极堆叠件相邻的源极/漏极(S/D)部件；以及用金属栅极堆叠件替换所述伪栅极堆叠件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B一起示出了根据本发明的方面的用于形成半导体结构或其部分的方法的流程图。

图2示出了根据本发明的方面的利用图1A和图1B的方法的实施例实施的半导体结构的三维立体图。

图3、图4A、图4B、图5、图6、图7A、图7B、图8、图9A和图9B示出了根据本发明的方面在实施图1A和图1B的方法的实施例的中间步骤期间沿线A-A’或线B-B’截取的图2的半导体结构的截面图。

图10A、图11A、图12A、图13A、图14A和图15A示出了根据本发明的方面的在实施图1A和图1B的方法的实施例的中间步骤期间沿线A-A’截取的图2的半导体结构的截面图。

图10B、图11B、图12B、图13B、图14B和图15B示出了根据本发明的方面的在实施图1A和图1B的方法的实施例的中间步骤期间沿线B-B’截取的图2的半导体结构的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下本发明中，在另一部件上、连接至和/或耦接至另一部件的部件的形成可以包括其中部件以直接接触的形式形成的实施例，并且也可以包括其中可以在部件之间介入额外部件从而使得部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在包括部件的器件的不同方位。

此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在包括数值的合理范围内的数值，诸如在所描述数值的+/-10％内或本领域技术人员所理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

本发明总体上涉及半导体器件和制造方法，并且更具体地涉及三维场效应晶体管(FET)，诸如鳍式FET(FinFET)、全环栅FET(GAA FET)和/或其它FET。

已经开发出各种方法以改善三维FET的性能。一种示例性方法是针对在FET中引入基于硅锗(SiGe)的沟道以解决挑战，诸如以减小的长度尺度调整阈值电压(V

图1A和图1B一起示出了根据本发明的实施例的用于形成器件10的方法100的处理流程。方法100仅是实例，并不旨在限制本发明内容，而不是权利要求中明确记载的内容。可以在方法100之前、期间和之后实施额外的操作，并且可以替换、消除或移动本文描述的一些操作以提供方法100的额外的实施例。下面结合图2至图15B描述方法100。

器件10可以是在IC或它的部分的处理期间制造的中间器件，其可以包括静态随机存取存储器(SRAM)和/或其它逻辑电路、无源组件(诸如电阻器、电容器和电感器)以及有源组件(诸如p型FET(PFET)、n型FET(NFET)、FinFET、多栅极FET(例如，全环栅FET或GAA FET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管和/或其它存储器单元)。本发明不限于任何特定数量的器件或器件区域，也不限于任何特定器件配置。可以将额外的部件添加至器件10，并且在器件10的其它实施例中可以替换、修改或消除以下描述的部件的一些。

在操作102中，参考图1A和图2，方法100提供或配备有器件10，器件10包括衬底20，衬底20具有设置在其上并且配置为提供不同导电类型的FET的器件区域10A和器件区域10B。例如，器件区域10A可以配置为提供至少一个NFET，并且器件区域10B可以配置为提供至少一个PFET。但是，应该指出，如本实施例所示，器件区域10A和器件区域10B可以不设置为彼此紧密相邻。器件10可以包括许多其它部件，诸如例如，硬掩模层、蚀刻停止层、阻挡层、其它合适的层或它们的组合。为了简单的目的，下面参考图3至图15B描述方法100的中间步骤；其中，图3至图9B是穿过源极/漏极(S/D)区域或器件10的沟道区域截取的截面图，即，沿图2所示的线A-A’或线B-B’，图10A、图11A、图12A、图13A、图14A和图15A是穿过器件10的S/D区域截取的截面图，并且图10B、图11B、图12B、图13B、图14B和图15B是穿过器件10的沟道区域截取的截面图。

衬底20可以包括：元素(单个元素)半导体，诸如硅、锗和/或其它合适材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其它合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其它合适的材料。衬底20可以是具有均匀成分的单层材料。可选地，衬底20可以包括具有适合于IC器件制造的类似或不同成分的多个材料层。在一个实例中，衬底20可以是具有形成在氧化硅层上的硅层的绝缘体上硅(SOI)衬底。

在本实施例中，衬底20包括硅，诸如元素硅。如图2所示，在衬底20上方形成器件区域10A和器件区域10B，其中在层22A中和/或上方提供器件区域10A，并且在层22B中和/或上方提供器件区域10B，在衬底20上方形成它们两个。在本实施例中，参考图4A，层22A和22B具有不同的成分，例如，层22A包括硅，诸如元素硅，并且层22B包括硅锗(SiGe)。可以通过包括化学汽相沉积(CVD)工艺(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、低压CVD(LP-CVD)、等离子增强(PE-CVD)、其它合适的CVD工艺或它们的组合)、分子束外延(MBE)、其它合适的SEG工艺或它们的组合的一种或多种选择性外延生长(SEG)工艺在衬底20上方外延生长层22A和22B。可以使用与下面的衬底(即，衬底20)的成分相互作用的气态和/或液态前体外延生长层22A和22B。

参考图3、图4A和图4B，方法100在操作104中分别由层22A和22B形成第一鳍30A和第二鳍30B。在本实施例中，第一鳍30A和第二鳍30B配置为形成具有不同导电类型的FET。在本发明中，由于层22A和22B之间的成分不同，第一鳍30A可以可选地称为基于Si的鳍30A，并且第二鳍30B可以可选地称为基于SiGe的鳍30B。如图3所示，其是在YZ平面中示出的器件10的侧视图，在形成第一鳍30A和第二鳍30B之前，在层22A和22B上方沉积硬掩模层24和26。硬掩模层24和26可以每个包括任何合适的介电材料，诸如氧化硅、氮化硅、碳和/或氧掺杂的氮化硅、碳化硅、氧掺杂的碳化硅、其它合适的介电材料或它们的组合。在本实施例中，硬掩模层24包括含氧化物材料，诸如氧化硅，并且硬掩模层26包括含氮化物材料，诸如氮化硅。硬掩模层24和26配置为保护器件10的下面的组件免于在随后的鳍形成工艺期间被意外蚀刻。

参考图4A，可以通过使用包括光刻和蚀刻工艺的合适的工艺分别由层22A和22B制造第一鳍30A和第二鳍30B。光刻工艺可以包括：形成位于层22A和22B上面的光刻胶层(抗蚀剂)；将抗蚀剂暴露于图案；实施曝光后烘烤工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件(未示出)。然后，掩蔽元件用于在层22A和22B中蚀刻凹槽，从而使第一鳍30A和第二鳍30B从衬底20突出。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)、其它合适的工艺或它们的组合。在实施蚀刻工艺之后，硬掩模层24和26的部分保留在第一鳍30A和第二鳍30B上方，从而保护鳍免于随后的制造工艺。

用于形成第一鳍30A和第二鳍30B的方法的许多其它实施例可以是合适的。例如，可以使用双重图案化或多重图案化工艺图案化第一鳍30A和第二鳍30B。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底20上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件或芯轴可以用于图案化第一鳍30A和第二鳍30B。

在本实施例中，在器件区域10A和器件区域10B的每个中形成两个鳍。但是，应该指出，本实施例不限于这种配置。例如，器件区域10A和器件区域10B的每个可以仅包括一个鳍或多于两个鳍，以适合于期望的设计要求。在一些实施例中，如图4B所示，图案化层22A和22B去除衬底20的部分以形成凹槽23A和23B。凹槽23A和23B可以分别由深度R1和深度R2限定，其中R1可以与R2不同。例如，在所示的实施例中，R1小于R2。当然，本实施例不限于这种配置。

随后，仍然参考图4A，在第一鳍30A和第二鳍30B的侧壁上以及衬底20上方形成介电衬垫32。介电衬垫32可以包括氧化硅、氮化硅、其它合适的材料或它们的组合。在本实施例中，介电衬垫32通过包括化学汽相沉积(CVD)、原子层沉积(ALD)、其它合适的方法或它们的组合的方法，通过在器件10上方共形沉积以上讨论的一种或多种介电材料形成。在一些实施例中，从器件10省略介电衬垫32。对于图4B所示的实施例，在凹槽23A和23B中沉积介电衬垫32的部分。但是，为了说明的目的，参考图4A所示的实施例讨论方法100的随后操作。

参考图5和图6，方法100在操作106中在衬底20上方形成隔离结构40，从而将器件10的各个组件(例如，第一鳍30A、第二鳍30B等)分隔开。在本实施例中，参考图5，方法100首先在器件10上方形成隔离结构40，从而填充将第一鳍30A和第二鳍30B分隔开的沟槽。隔离结构40可以包括二氧化硅、低k介电材料、其它合适的材料或它们的组合。可以通过任何合适的方法沉积隔离结构40，诸如CVD、可流动CVD(FCVD)、旋涂玻璃(SOG)、其它合适的方法或它们的组合。在一些实施例中，介电衬垫32的成分与隔离结构40的成分基本相同。例如，介电衬垫32和隔离结构40都可以包括氧化硅。在一些实施例中，介电衬垫32的成分与隔离结构40的成分不同。例如，介电衬垫32可以包括氮化硅，并且隔离结构40可以包括氧化硅。隔离结构40可以包括浅沟槽隔离(STI)部件。诸如场氧化物、硅的局部氧化(LOCOS)、其它合适的结构或它们的组合的其它隔离结构也可以实施为隔离结构40。隔离结构40可以包括单层结构，或者可选地具有例如一个或多个热氧化物层的多层结构。

然后，方法100实施一个或多个化学机械平坦化(CMP)工艺以去除隔离结构40的顶部。在一些实施例中，CMP工艺从第一鳍30A和第二鳍30B的顶面去除硬掩模层24和26。随后，参考图6，方法100实施蚀刻工艺402以使隔离结构40凹进，从而使得隔离结构40的顶面位于第一鳍30A和第二鳍30B的顶面下方。

在本实施例中，当使隔离结构40凹进时，蚀刻工艺402去除介电衬垫32的部分。对于隔离结构40和介电衬垫32具有相同成分(例如，都包括氧化硅)的实施例，所得介电衬垫32的高度基本类似于隔离结构40的厚度。对于其中隔离结构40和介电衬垫32具有不同成分的实施例(例如，隔离结构40包括氧化硅并且介电衬垫32包括氮化硅)，所得介电衬垫32的高度与隔离结构40的厚度不同，并且这种差异可以取决于当经受共同的蚀刻剂时两种成分之间的蚀刻速率中的差异。

在本实施例中，器件10包括变化的鳍密度的区域，即，相邻鳍之间的分隔距离取决于给定器件区域中存在的鳍的数量而变化。例如，如图6所示，形成在器件区域10A中的相邻的第一鳍30A可以分隔开间距P1，形成在器件区域10B中的相邻的第二鳍30B可以分隔开间距P2，并且第一鳍30A可以与相邻的第二鳍30B分隔开间距P3，其中P3大于P1和P2。换句话说，器件10的设置在两个第一鳍30A之间的区域和器件10的设置在两个第二鳍30B之间的区域被认为是较高的鳍密度或HFD区域，而器件10的设置在第一鳍30A和它的相邻的第二鳍30B之间的区域被认为是较低的鳍密度或LFD区域。在一些实施例中，鳍密度的差异导致在操作106中去除的隔离结构40的量的差异。例如，由于在稀疏设置的鳍之间加载更多的蚀刻剂，可以使隔离结构40在LFD区域中比在HFD区域中凹进更多。因为去除隔离结构40的部分也去除介电衬垫32的部分，所以第一鳍30A和第二鳍30B的每个的相对侧壁上的介电衬垫32可以具有不同的高度。例如，设置在HFD区域中的介电衬垫32A由高度H1限定，并且设置在LFD区域中的介电衬垫32B具有高度H2，其中H1大于H2。

通常，基于SiGe的鳍，诸如本文提供的第二鳍30B，可以在FinFET制造的各个阶段易于氧化，从而产生降低器件性能的氧化锗(GeO

现在参考图7A和图7B，方法100在操作108中在沉积Si帽34之前修整第一鳍30A和第二鳍30B的每个的宽度。在本实施例中，修整工艺包括如图1B所示的方法200的操作202至220。在一些实施例中，方法200由配置为电和信号控制和/或与各种工具通信的控制单元201实施。在一些实施例中，控制单元201包括具有集成在一起的硬盘驱动器、闪存驱动器、CD-ROM、RAM存储器、显示器件(例如，监视器)、输入/输出器件(例如，鼠标和键盘)等的计算机可读介质。控制单元201可以实施以任何合适的编程语言编写的并且设计为实施方法200的各个操作的一系列软件指令，包括例如：测量鳍宽度(或鳍CD)；确定要沉积的Si帽34的厚度；基于测量的鳍宽度计算各个参数；确定是否需要修整鳍；修整鳍；基于修整反馈必需的动作和/或其它合适的操作。在一些实施例中，操作202至220的每个包括处理器，可操作以利用在其上编码的软件指令实施从控制单元201的计算机可读介质读取的指令。在一些实施例中，控制单元201和各个工具一起形成先进的工艺控制(APC)系统，以在沉积Si帽34之前自动处理第一鳍30A和第二鳍30B。

方法200在操作202中测量每个第一鳍30A的鳍宽度FW1和每个第二鳍30B的鳍宽度FW2，如图6、图7A和图7B所示。鳍宽度FW1和鳍宽度FW2在尺寸上可以不同或基本相同，取决于具体的设计要求。在一些实施例中，鳍宽度FW1和鳍宽度FW2沿每个鳍的高度垂直变化，即，每个鳍的侧壁可以是倾斜的。因此，鳍宽度FW1和FW2可以每个在远离每个鳍的顶面和底面的部分处确定，例如，在大约鳍的阶梯高度的一半处，其对应于从隔离结构40测量的每个鳍突出的高度。可选地，鳍宽度FW1和FW2可以通过取沿每个鳍的高度的各个位置处的鳍宽度的平均确定。在一些实例中，如图6中的第二鳍30B的部分36的放大图所示，蚀刻工艺402可以稍微去除第二鳍30B的部分，使得第二鳍30B的最顶部具有半径为R的近似半球形，其中R可以小于或等于鳍宽度FW2的一半。虽然未示出，但是类似的几何形状也可以适用于第一鳍30A中的一个或多个。在一些实施例中，鳍宽度FW1和FW2通过使用光学测量方法确定，诸如临界尺寸扫描电子显微镜(CDSEM)、光学临界尺寸(OCD)光谱、其它合适的测量方法或它们的组合。

在操作204中，方法200确定要沉积在第二鳍30B上方的Si帽34的厚度T2。在本实施例中，基于第二鳍30B对氧化反应期望的保护水平确定厚度T2，而不过量增大第二鳍30B的所得鳍宽度(或鳍CD)。换句话说，Si帽34形成为最小厚度，同时为下面的第二鳍30B提供足够的保护。在一些实例中，厚度T2可以为约0.7nm至约0.8nm。

随后，方法200在操作206中确定要形成在第一鳍30A上方的Si帽34的厚度T1。在本实施例中，虽然在器件10上方整体形成Si帽34，即，在器件区域10A和器件区域10B上方，但是由于Si生长工艺的潜伏期不同，Si(即，第一鳍30A)上Si生长速率与SiGe(即，第二鳍30B)上Si生长速率不同。通常，Si生长的潜伏期在SiGe上比在Si上更短。因此，SiGe上Si生长速率大于Si上的Si生长速率，使得给定相同的沉积时间，厚度T2大于T1。在一些实例中，厚度T2与厚度T1的比率可以为约1.1至约1.8。在本实施例中，控制单元201包括配置为基于期望厚度T2以及第一鳍30A和第二鳍30B之间的Si生长速率的已知差值估计厚度T1的合适的计算设备。

在操作208中，方法200基于测量的鳍宽度和要沉积的Si帽34的厚度确定突出的鳍尺寸(或突出的鳍CD)。在本实施例中，基于测量的鳍宽度FW1和厚度T1确定每个第一鳍30A的突出鳍尺寸CD1，即，CD1＝2*T1+FW1，并且基于测量的鳍宽度FW2和厚度T2确定每个第二鳍30B的突出鳍尺寸CD2，即，CD2＝2*T2+FW2。随后，方法200在操作210中将突出鳍尺寸CD1和CD2分别与第一鳍30A的期望或目标鳍尺寸CD1

仍然参考图7A和图7B，方法200在操作212中继续基于在操作210中获得的比较结果修整第一鳍30A和第二鳍30B。如以上所讨论，因为第一鳍30A的成分与第二鳍30B的成分不同，所以使第一鳍30A和第二鳍30B经受共同的蚀刻剂可能不适合于实现期望的修整结果。虽然现有的修整鳍的方法通常已经足够，但是它们并不是在所有方面都已完全令人满意。例如，一些方法可能涉及使用光刻掩模分别修整第一鳍30A和第二鳍30B，以保护鳍不被修整，这可能会意外增大生产的复杂性和成本。但是，在本实施例中，方法200实施蚀刻工艺404(图7A)以选择性蚀刻第一鳍30A，并且实施蚀刻工艺406(图7B)以选择性蚀刻第二鳍30B。在一些实例中，在蚀刻工艺404期间的第一鳍30A相对于第二鳍30B的蚀刻选择性(即，蚀刻速率的比率)与在蚀刻工艺406期间的第二鳍30B相对于第一鳍30A的蚀刻选择性的比率可以至少为约5:1。在一些实施例中，在蚀刻工艺404和406之后实施干灰化工艺以从器件10去除任何蚀刻副产物。

因为修整工艺的每个对蚀刻不同成分的鳍具有选择性，所以方法200不需要实施蚀刻工艺404和406以及鳍一起暴露于每个蚀刻工艺的具体顺序。例如，方法200可以在实施如图7A和图7B所示的蚀刻工艺406之前实施蚀刻工艺404；可选地，方法200可以在实施蚀刻工艺404之前实施蚀刻工艺406。

在本实施例中，蚀刻工艺404是利用包括金属氢氧化物(M

在本实施例中，蚀刻工艺406是利用包括金属氢氧化物、胺衍生物、它们的组合、一种或多种离子表面活性剂以及氧化剂的蚀刻剂的湿蚀刻工艺。金属氢氧化物、胺衍生物和离子表面活性剂可以类似于以上关于蚀刻工艺404所提供的那些。在本实施例中，用于蚀刻工艺404的蚀刻剂中不存在的氧化剂包括溶解在去离子水中的臭氧、过氧化氢(H

在蚀刻工艺406期间，氧化剂配置为氧化第二鳍30B中的SiGe，并且随后通过基本不侵蚀未氧化的第二鳍30B的金属氢氧化物和/或胺衍生物蚀刻所得氧化的SiGe和/或氧化锗。虽然氧化剂也可以氧化第一鳍30A中的Si，但这种反应比SiGe和/或Ge的氧化要慢得多，并且由氧化剂形成的任何氧化硅通常不被本文提供的金属氢氧化物和/或胺衍生物蚀刻。因此，在本实施例中，添加氧化剂相对于第一鳍30A增强了第二鳍30B的选择性蚀刻。在一些实施例中，在蚀刻工艺406期间，氧化剂与金属氢氧化物和/或胺衍生物混合。在一些实施例中，在施加金属氢氧化物和/或胺衍生物之前，将氧化剂施加至器件10，从而使得氧化剂首先氧化第二鳍30B以形成氧化的SiGe和/或氧化锗，并且金属氧化物和/或胺衍生物随后去除这种氧化产物以及第一鳍30A的部分。对于在蚀刻工艺406期间形成任何氧化硅的实施例，可以在修整第一鳍30A和第二鳍30B之后实施湿蚀刻工艺，其中湿蚀刻工艺利用选择性从第一鳍30A去除氧化硅但是不从第二鳍30B去除SiGe或不从第一鳍30A去除未氧化的Si的蚀刻剂。

可以调整各个蚀刻参数以微调蚀刻工艺404和/或蚀刻工艺406。例如，增大给定蚀刻工艺的蚀刻剂的浓度可以增大去除鳍的速率。因此，用于去除第一鳍30A和第二鳍30B的每种蚀刻剂的浓度分别与数值差(CD1-CD1

随后，方法200在操作214中以类似于关于操作202所讨论的那些的方式测量第一鳍30A的修整鳍宽度FW1’和第二鳍30B的修整鳍宽度FW2’。基于修整的鳍宽度FW1’和FW2’，以及分别在操作204和206中获得的Si帽34的突出厚度T1和T2，方法200在操作216中确定用于第一鳍30A的修整鳍尺寸CD1’和用于第二鳍30B的修整鳍尺寸CD2’，其中CD1’＝2*T1+FW1’，并且CD2’＝2*T2+FW2’。在一些实例中，CD1’和CD2’可以每个为约5nm至约10nm，并且T1和T2可以每个为约0.5nm至约3nm(例如，如以上所讨论，T2可以为约0.7nm至约0.8nm)。因此，T1与CD1’的比率以及T2与CD2’的比率可以每个为约0.05至约0.6。类似于以上讨论的操作210，方法200在操作218中将修整的鳍尺寸与它们相应的目标鳍尺寸进行比较，即，将CD1’与CD1

参考图8、图9A和图9B，方法100在操作110中在具有修整的鳍宽度FW1’的修整的第一鳍30A上方将Si帽34沉积至厚度T1，并且在具有修整的鳍宽度FW2’的修整的第二鳍30B上方将Si帽34沉积至厚度T2，如以上所讨论。因此，具有Si帽34的修整的第一鳍30A由修整的鳍尺寸CD1’限定，并且具有Si帽34的修整的第二鳍30B由修整的鳍尺寸CD2’限定。此外，如将在下面详细讨论的，Si帽34的部分横向延伸超过修整的第一鳍30A和修整的第二鳍30B的底部，以接触介电衬垫32，从而在第一鳍30A上方形成翼状结构37A和38A，并且在第二鳍30B上方形成翼状结构37B和38B，其中翼状结构的每个由横向尺寸或翼宽度(WW)限定。在一些实施例中，将修整的鳍尺寸CD1’和CD2’调整至基本相同的值，以在部件尺寸上实现均匀性。因此，由于以上详细讨论的T1和T2的差异，可以将第一鳍30A和第二鳍30B分别修整为不同的鳍宽度FW1’和FW2’。具体地，一些实施例提供的FW1’大于FW2’，即，第二鳍30B修整的多于第一鳍30A。

可以在修整的第一鳍30A和修整的第二鳍30B上方外延形成Si帽34。例如，方法200可以实施以上关于形成层22A和22B讨论的一个或多个选择性外延生长(SEG)工艺。可以使用与下面的衬底的成分(即，包括Si的第一鳍30A和包括SiGe的第二鳍30B)相互作用的气态和/或液态前体外延生长Si帽34。在本实施例中，Si帽34从半导体表面选择性成核或在半导体表面(例如，第一鳍30A和第二鳍30B)上但是不在或基本不在介电表面(例如，隔离结构40和介电衬垫32(如果包括))上外延生长。在一些实施例中，如将在下面详细讨论的，由于在横向方向(沿如本文所示的Y方向)上的外延生长，在介电衬垫32的部分上方沉积Si帽34的小部分。

参考图9A，关于第二鳍30B详细讨论了在形成Si帽34之后的器件10的结构的各个实施例。如本文所提供，修整第二鳍30B使得隔离结构40之上的第二鳍30B的顶部具有比鳍的嵌入在隔离结构40中的底部更窄的鳍宽度(即，修整的鳍宽度FW2’)，其由鳍宽度FW2限定(即，未修整的第二鳍30B的宽度)。这可能是由于在蚀刻工艺406期间在第二鳍30B的底部处比在第二鳍30B的顶部处加载较少的蚀刻剂。第二鳍30B的未蚀刻部分的鳍宽度FW2可以限定为侧壁S1和S2之间的横向间隔(沿Y方向)，并且修整的鳍宽度FW2’可以限定为侧壁S1’和S2’之间的横向间隔。在本实施例中，侧壁S1和S1’之间的第一过渡区域以及侧壁S2和S2’之间的第二过渡区域每个具有锥形轮廓，即，每个过渡区域由弯曲表面限定。S1和S1’之间以及S2和S2’之间的横向(沿Y方向)偏移或位移分别限定为鳍肩FS1和鳍肩FS2。换句话说，第一过渡区域从S1’横向延伸FS1距离，并且第二过渡区域从S2’横向延伸FS2距离。换句话说，鳍宽度FW2是修整的鳍宽度FW2’、鳍肩FS1和鳍肩FS2的数值总和，或者FW2＝FW2’+FS1+FS2。在一些实施例中，如本文所示，FS1和FS2在尺寸上不同。在本实施例中，无论鳍的成分如何，鳍肩通常在约0.5nm至约3nm的范围内；当然，本实施例不将鳍肩限制为具体值。一方面，如果鳍肩小于约0.5nm，表明修整程度更小，则随后沉积的Si帽34可能不够厚以不能有效地防止基于SiGe的鳍(即，第二鳍30B)的氧化。另一方面，如果鳍的肩大于约3nm，表明修整程度更大，则可能损害修整的鳍的结构完整性。

仍然参考图9A，由于鳍肩的存在，Si帽34的形成也在从每个侧壁S1’和S2’延伸的过渡区域处逐渐变细。如以上所讨论，虽然通常在介电表面上(诸如介电衬垫32或隔离结构40上)不外延生长Si帽34，但是每个鳍肩提供在其上方发生横向外延过生长Si帽34的表面，从而导致小翼状结构37B和38B每个在介电衬垫32的顶面上方延伸，从而使得Si帽34的外边缘在每个翼状结构的尖端处终止。翼状结构37B可以由翼宽度WW1限定，并且翼状结构38B可以由翼宽度WW2限定，其中WW1是侧壁S1和翼状结构37B的尖端之间的横向偏移，并且WW2是侧壁S2和翼状结构38B的尖端之间的横向偏移。在一些实施例中，翼宽度的尺寸取决于Si帽34的外延生长条件。例如，如果由于更高的前体浓度使外延生长速率增大，则翼宽度在尺寸上也增大。就这点而言，因为如以上所讨论，Si帽34在SiGe上比在Si上生长更快，所以第二鳍30B的翼宽度WW1和WW2通常大于如图9B所示的第一鳍30A的翼宽度WW3和WW4。在一些实例中，翼宽度WW1、WW2、WW3和WW4的每个可以小于约3nm。在一些实例中，器件10中可以不存在翼状结构37B和/或38B，即，Si帽34不在介电衬垫32的顶面上方延伸，从而使得WW1和/或WW2大约为0。此外，在本实施例中，WW1和WW2的每个小于或等于FS1和FS2的每个。

此外，在本实施例中，鳍突出尺寸或FPCD考虑了鳍肩和具有形成在其上方的Si帽34的修整的鳍的翼宽度，即，FPCD1＝FS1+WW1，并且FPCD2＝FS2+WW2。因此，在一些实例中，FPCD1和FPCD2可以每个为约0.5nm至约6nm，并且FPCD(例如，FPCD1或FPCD2)与修整的鳍尺寸CD2’的比率可以为约0.05至约1.2(见以上讨论的CD1’和CD2’的实例)。在一些情况下，由于形成鳍肩和/或翼状结构而导致的FPCD的过度扩大可以引起泄漏问题，从而导致器件性能下降。因此，本实施例提供了FS1和FS2为从约0.5nm至约3nm，并且WW1和WW2为小于约3nm。

更进一步，由于如以上关于图7A和图7B所讨论的蚀刻剂加载的差异，从第二鳍30B的相对侧壁延伸的翼状结构可以垂直位移。例如，翼状结构37B设置在翼状结构38B之上垂直距离D1。如本文所示，这种垂直偏移与以上关于图6所讨论的高度H1和高度H2之间的差异一致。换句话说，翼状结构的垂直位置与从隔离结构40的顶面至给定侧壁的鳍的顶面测量的鳍的阶梯高度成反比。因为蚀刻隔离结构40的位于LFD区域中的部分比如以上所讨论的HFD区域中的部分更多，所以第二鳍30B具有小于LFD区域中的鳍阶梯高度H4的HFD区域中的鳍阶梯高度H3。因此，设置在HFD区域中的翼状结构37B位于设置在LFD区域中的翼状结构38B之上。

图9B描绘了具有显示类似于参考图9A所描绘和讨论的修整的第二鳍30B的那些的结构关系的各个部件的修整的第一鳍30A的实施例。例如，侧壁S3和S3’之间的第三过渡区域以及侧壁S4和S4’之间的第四过渡区域每个具有锥形轮廓，并且S3和S3’之间以及S4和S4’之间的横向(沿Y方向)位移分别限定为鳍肩FS3和鳍肩FS4。换句话说，鳍宽度FW1是修整的鳍宽度FW1’、鳍肩FS3和鳍肩FS4的数值总和，或者FW1＝FW1’+FS3+FS4。在本实施例中，FS3和FS4的每个小于FS1和FS2，这是因为通常修整第一鳍30A比如以上详细讨论的第二鳍30B程度更小。在每个修整的第一鳍30A上方沉积Si帽34形成分别由翼宽度WW3和WW4限定的翼状结构37A和38A，其有助于类似于以上FPCD1和FPCD2限定的FPCD3和FPCD4的尺寸。在本实施例中，WW3和WW4的每个通常小于WW1和WW2的每个，这是因为Si帽34的外延生长速率在第一鳍30A上通常比在第二鳍30B上更低。因此，在本实施例中，FPCD3和FPCD4的每个通常小于FPCD1和FPCD2的每个。此外，在本实施例中，WW3和WW4的每个通常小于FS3和FS4的每个。仍然类似于图9A所示的第二鳍30B的实施例，翼状结构37A和38A可以竖直位移距离D2，并且这种位移与HFD区域和LFD区域之间的鳍阶梯高度的差成反比。

现在参考图10A和图10B，方法100在操作112中在如图10B所示的第一鳍30A和第二鳍30B的沟道区域上方形成伪(或预留位)栅极堆叠件52。如图10A所示，在操作112期间，第一鳍30A和第二鳍30B的S/D区域保持与图8、图9A和图9B所示的S/D区域基本相同。在本实施例中，方法100在形成伪栅极堆叠件52之前首先在器件区域10A和器件区域10B中的Si帽34上方形成界面层(IL)50。IL 50可以包括合适的材料，诸如氧化硅(例如，SiO

伪栅极堆叠件52配置为在随后的处理步骤期间由金属栅极堆叠件部分或全部代替。伪栅极堆叠件52至少包括包含多晶硅的栅电极层，其可以通过首先在器件10上方沉积多晶硅的毯式层并且随后应用各向异性蚀刻工艺在IL 50上方形成，以形成伪栅极堆叠件52。伪栅极堆叠件52可以包括额外的材料层，诸如栅极介电层、硬掩模层、其它合适的层或它们的组合。伪栅极堆叠件52的各个层可以通过诸如CVD、ALD、PVD(物理汽相沉积)的合适的工艺、其它合适的方法或它们的组合形成。

虽然本文未示出，但是方法100在操作112中在伪栅极堆叠件52的侧壁上形成栅极间隔件。在一些实施例中，栅极间隔件包括介电材料，诸如二氧化硅、氮化硅、碳和/或氧掺杂的氮化硅、碳化硅、氧掺杂的碳化硅、低k介电材料、高k介电材料、其它合适的介电材料或它们的组合。栅极间隔件可以通过首先在器件10上方沉积间隔件材料的毯式层并且然后实施各向异性蚀刻工艺以去除间隔件材料的部分形成，以在伪栅极堆叠件52的侧壁上形成栅极间隔件。

现在参考图11A至图12B，方法100在操作114中分别在第一鳍30A和第二鳍30B的S/D区域(图11A和图12A)中形成S/D部件62A和62B，而第一鳍30A和第二鳍30B的沟道区域(图11B和图12B)保持与图10B所示的沟道区域基本相同。在本实施例中，S/D部件62A和62B包括适合于形成期望器件的掺杂剂(或杂质)。在本实施例中，S/D部件62A掺杂有n型掺杂剂以提供NMOS器件，并且S/D部件62B掺杂有p型掺杂剂以提供PMOS器件。S/D部件62A和62B可以通过任何合适的技术形成，诸如蚀刻工艺随后是一个或多个外延工艺。在一个实例中，参考图11A，实施一个或多个蚀刻工艺以去除第一鳍30A和第二鳍30B的部分以分别形成凹槽60A和60B。随后可以实施清洁工艺以用氢氟酸(HF)溶液和/或其它合适的溶液清洁凹槽60A和60B。此后，分别对凹槽60A和60B中的S/D部件62A和62B实施类似于以上关于形成Si帽34所讨论的一个或多个外延生长工艺。S/D部件62A可以包括掺杂有n型掺杂剂(诸如砷、磷、其它n型掺杂剂或它们的组合)的硅(外延Si)或硅碳(外延SiC)的一个或多个外延层，并且S/D部件62B可以包括掺杂有p型掺杂剂(诸如硼、锗、铟、其它p型掺杂剂或它们的组合)的硅锗(外延SiGe)的一个或多个外延层。方法100在操作114中可以随后对S/D部件62A和62B实施退火工艺以激活掺杂剂。

随后，参考图13A至图15B，方法100在操作116中用金属栅极堆叠件80替换伪栅极堆叠件52。参考图13A，在去除伪栅极堆叠件52以形成栅极沟槽74之前，方法100首先在S/D部件62A和62B上方形成蚀刻停止层(ESL)70。在本实施例中，ESL 70包括介电材料，诸如氮化硅、碳掺杂的氮化硅、氧化铝、氮化铝、其它合适的材料或它们的组合。可以通过CVD、ALD、其它合适的沉积方法或它们的组合在器件10上方共形沉积ESL 70。此后，方法100在器件10上方形成层间介电(ILD)层72并且随后实施CMP工艺以暴露伪栅极堆叠件52的顶面。在本实施例中，ILD层72包括介电材料，诸如二氧化硅(SiO

此后，参考图15A和图15B，方法100在栅极沟槽74中形成金属栅极堆叠件80。在本实施例中，金属栅极堆叠件80至少包括设置在IL 50上方的栅极介电层82和设置在栅极介电层82上方的金属栅电极84。栅极介电层82可以包括氧化硅、氮氧化硅、铝硅氧化物、高k介电材料(即，具有大于氧化硅的介电常数的介电常数，氧化硅的介电常数大约为3.9)(诸如氧化铪、氧化锆、氧化镧、氧化钛、氧化钇、钛酸锶)、其它合适的介电材料或它们的组合。在本实施例中，金属栅电极84至少包括设置在栅极介电层82上方的功函金属层(未单独示出)和设置在功函金属层上方的块状导电层(未单独示出)。功函金属层可以是p型或n型功函金属层，并且可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi

随后，方法100在操作118中可以对包括多个介电层和设置在介电层中的导电部件的器件10实施额外的处理步骤。例如，方法100可以在ILD层72中形成S/D接触件(未示出)以接触S/D部件62A和/或62B以及一个或多个栅极接触件(未示出)以接触金属栅极堆叠件80。此外，方法100可以在S/D接触件和栅极接触件上方形成多层互连(MLI)结构。MLI可以包括设置在各个ILD层和ESL中的水平互连部件(例如，金属线)和垂直互连部件(例如，通孔)，其中垂直互连部件配置为连接不同层的水平互连部件。

虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。本发明提供了选择性修整基于Si的鳍和基于SiGe的鳍的方法，而不需要实施光刻工艺并且在修整的基于Si的鳍和基于SiGe的鳍上方形成Si帽(可选地称为含Si层)，以保护基于SiGe的鳍在随后的制造工艺期间免受意外氧化。本发明的实施例基于基于SiGe的鳍上方的Si帽的期望厚度提供了可调的修整工艺，从而使得所得鳍尺寸(包括Si帽的厚度)与期望的部件尺寸(例如，CD)保持一致。在本实施例中，所得修整鳍显示各个结构部件，诸如鳍肩和翼状结构，其反映修整工艺和随后的Si帽形成工艺的程度。有利地，当部件尺寸(诸如鳍尺寸)继续减小时，本发明的器件结构提供了基于SiGe的沟道以解决与调整V

在一个方面，本实施例提供了半导体结构，包括从衬底突出的硅锗(SiGe)鳍和设置在衬底上方并且围绕SiGe鳍的底部的隔离部件，其中，SiGe鳍包括具有第一侧壁和第二侧壁的顶部，顶部设置在具有第三侧壁和第四侧壁的底部上方，并且其中，将第一侧壁连接至第三侧壁的第一过渡区域和将第二侧壁连接至第四侧壁的第二过渡区域每个具有分别远离第一侧壁和第二侧壁延伸的锥形轮廓。半导体结构还包括设置在SiGe鳍的顶部上的含Si层，其中，含Si层的设置在第一过渡区域上的第一部分远离第一侧壁延伸第一横向距离，并且含Si层的设置在第二过渡区域上的第二部分远离第二侧壁延伸与第一横向距离不同的第二横向距离，并且其中，含Si层的外部垂直表面之间的间隔由第三横向距离限定。此外，半导体结构包括：金属栅极堆叠件，设置在SiGe鳍的沟道区域中的含Si层上方。

在一些实施例中，所述第一侧壁和所述第二侧壁之间的间隔限定所述硅锗鳍的第一宽度，并且所述第三侧壁和所述第四侧壁之间的间隔限定大于所述第一宽度的所述硅锗鳍的第二宽度。在一些实施例中，所述第一横向距离与所述第三横向距离的比率以及所述第二横向距离与所述第三横向距离的比率每个为约0.05至约1.2。在一些实施例中，所述第一过渡区域和所述第二过渡区域分别从所述第一侧壁和所述第二侧壁延伸约0.5nm至约3nm。在一些实施例中，所述含硅层的所述第一部分远离所述第三侧壁延伸第四横向距离，并且所述含硅层的所述第二部分远离所述第四侧壁延伸第五横向距离，并且其中，所述第四横向距离和所述第五横向距离分别小于或等于所述第一过渡区域的宽度和所述第二过渡区域的宽度。在一些实施例中，所述第四横向距离或所述第五横向距离为约0。在一些实施例中，所述第一过渡区域和所述第二过渡区域沿所述硅锗鳍的高度垂直偏移。在一些实施例中，半导体结构还包括：介电衬垫，设置在所述隔离部件和所述硅锗鳍的所述底部之间，其中，所述含硅层的所述第一部分、所述第二部分或两部分在所述介电衬垫上方延伸。在一些实施例中，所述介电衬垫的设置在所述第三侧壁上的部分具有第一高度，并且所述介电衬垫的设置在所述第四侧壁上的部分具有与所述第一高度不同的第二高度。

在另一方面，本实施例提供了半导体结构，包括：半导体衬底，具有第一区域和第二区域；隔离结构，设置在第一区域和第二区域上方；第一鳍，在第一区域中从半导体衬底突出；第二鳍，在第二区域中从半导体衬底突出；Si层，设置在第一鳍和第二鳍上方；以及金属栅极堆叠件，设置在第一鳍的沟道区域和第二鳍的沟道区域中的Si层上方。在本实施例中，第一鳍包括硅(Si)并且基本没有锗(Ge)，其中，第一鳍的与隔离结构的顶面接触的部分远离第一鳍的侧壁横向延伸以形成第一鳍肩。此外，第二鳍包括Si和Ge，其中，第二鳍的与隔离结构的顶面接触的部分远离第二鳍的侧壁横向延伸以形成第二鳍肩，并且其中，第二鳍肩具有大于第一鳍肩的宽度。更进一步，Si层的设置在第一鳍上方的部分具有第一厚度，并且Si层的设置在第二鳍上方的部分具有大于第一厚度的第二厚度。

在一些实施例中，所述硅层的最外部边缘从所述第一鳍的所述侧壁横向延伸第一距离，并且所述硅层的最外部边缘从所述第二鳍的所述侧壁横向延伸大于所述第一距离的第二距离。在一些实施例中，所述第一距离或所述第二距离与所述硅层的垂直侧壁之间的间隔距离的比率为约0.05至约1.2。在一些实施例中，所述第一鳍的底部和所述第二鳍的底部嵌入所述隔离结构中，所述半导体结构还包括：介电层，设置在所述隔离结构和所述第一鳍的所述底部之间以及所述隔离结构和所述第二鳍的所述底部之间。在一些实施例中，所述硅层横向延伸以接触所述介电层的顶面。

在又一方面，本实施例提供方法，包括：形成具有第一区域和第二区域的半导体衬底；形成从第一区域突出的第一鳍和从第二区域突出的第二鳍，其中，第一鳍包括硅锗(SiGe)，并且第二鳍包括硅(Si)但是没有锗(Ge)；确定要沉积在第一鳍上方的含Si层的厚度；以及基于含Si层的厚度修整第一鳍，其中，修整第一鳍形成从修整的第一鳍的侧壁突出的鳍肩。随后，方法继续，在修整的第一鳍上方沉积含Si层至确定的厚度，其中，含Si层的部分横向延伸超过鳍肩；在含Si层的部分上方形成伪栅极堆叠件；在第一鳍和第二鳍中形成与伪栅极堆叠件相邻的源极/漏极(S/D)部件；以及用金属栅极堆叠件替换伪栅极堆叠件。

在一些实施例中，方法还包括：在沉积所述含硅层之前：测量所述第一鳍的第一宽度；基于所述第一宽度和所述含硅层的所述厚度确定第一尺寸；将所述第一尺寸与所述第一鳍的第一目标尺寸进行比较；以及基于所述比较的结果修整所述第一鳍，其中，修整所述第一鳍配置为去除所述第一鳍的部分而基本不去除所述第二鳍的部分。在一些实施例中，修整所述第一鳍包括：用蚀刻剂使所述第一鳍中的硅锗氧化；以及用所述蚀刻剂去除氧化的硅锗，其中，所述蚀刻剂包括氧化剂和金属氢氧化物、胺衍生物或它们的组合。在一些实施例中，所述含硅层的厚度是第一厚度，并且其中，沉积所述含硅层在所述第二鳍上方形成所述含硅层至第二厚度，并且其中，所述第二厚度小于所述第一厚度。在一些实施例中，方法还包括：在沉积所述含硅层之前：测量所述第二鳍的第二宽度；基于所述第二宽度和所述含硅层的所述第二厚度确定第二尺寸；将所述第二尺寸与所述第二鳍的第二目标尺寸进行比较；以及基于所述比较的结果修整所述第二鳍，其中，修整所述第二鳍配置为去除所述第二鳍的部分而基本不去除所述第一鳍的部分。在一些实施例中，修整所述第二鳍包括施加包括金属氢氧化物、胺衍生物或它们的组合的蚀刻剂，并且其中，所述蚀刻剂没有氧化剂。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。