包括在导芯上具有导体填充沟槽的基板的光学设备

文献发布时间：2023-06-19 15:22:57

技术领域

本公开总体涉及光学设备的基板，更具体地，涉及这样的光学设备的基板，该基板包括导芯，该导芯为安装在基板上的垂直腔发射激光器(VCSEL)芯片提供改进的散热。

背景技术

光学设备可以包括基板和VCSEL芯片(例如，用于为特定应用发光，例如针对3D感测应用)，VCSEL芯片安装在基板上。在一些情况下，基板包括铜(Cu)芯，在铜芯的顶面上具有叠层，在铜芯的底面上具有叠层。这里，每个叠层可以包括与铜层交替的玻璃增强环氧层压材料层，例如阻燃剂4(FR4)材料层。在一些其他情况下，用于光学设备的基板包括高温共烧陶瓷(HTCC)，其包括氧化铝芯(即，氧化铝(Al

发明内容

在一些实施方式中，光学设备包括基板，基板包括：导芯；在导芯的第一表面上的第一叠层，该第一叠层包括第一组介电层和第一组导电层；导体填充沟槽，导体填充沟槽穿过第一叠层延伸到导芯，使得导体填充沟槽位于导芯的第一表面上；以及在导芯的第二表面上的第二叠层，第二叠层包括第二组介电层和第二组导电层；还包括位于导体填充沟槽上方的VCSEL芯片，该VCSEL芯片包括VCSEL阵列，其中导体填充沟槽的尺寸匹配VCSEL芯片的尺寸，匹配VCSEL阵列的发射区域的尺寸，或者大于VCSEL阵列的发射区域的尺寸并且小于VCSEL芯片的尺寸。

在一些实施方式中，光学设备包括基板，基板包括：导芯；在导芯的第一表面上的导体填充沟槽，导体填充沟槽延伸穿过在导芯的第一表面上的第一叠层；以及安装在导体填充沟槽上的发射器芯片，其中导体填充沟槽的尺寸匹配发射器芯片的尺寸，匹配发射器芯片的发射区域的尺寸，或者大于发射区域的尺寸并且小于发射器芯片的尺寸。

在一些实施方式中，基板包括：导芯；在导芯的第一表面上的第一叠层，该第一叠层包括与第一组导电层交替的第一组介电层；在导芯的第一表面上的导体填充沟槽，导体填充沟槽的周边被第一叠层包围，其中导体填充沟槽的尺寸匹配要安装在导体填充沟槽上的光学芯片的尺寸，匹配光学芯片的发射区域的尺寸，或者大于发射区域的尺寸并且小于光学芯片的尺寸；以及在导芯的第二表面上的第二叠层，第二叠层包括与第二组导电层交替的第二组介电层。

附图说明

图1A-1D是与示例性光学设备相关联的图，该示例性光学设备包括本文描述的在导芯上具有导体填充沟槽的基板。

图2A-2D是光学设备的示例实施方式的示意图，该光学设备包括在基板上的引线接合VCSEL芯片，基板具有在导芯上的导体填充沟槽。

图3A-3C是光学设备的示例实施方式的示意图，该光学设备包括在基板上的倒装芯片VCSEL芯片，基板具有在导芯上的导体填充沟槽。

具体实施方式

以下参考附图描述示例实施方式。不同附图中的相同附图标记可以标识相同或相似的元件。

光学设备(例如，用于3D感测应用的光学设备)中的VCSEL芯片的性能受到VCSEL芯片温度的影响。例如，VCSEL芯片的光功率、波长和效率受到VCSEL芯片温度的影响。因此，因为VCSEL芯片在工作期间会产生大量的热量，所以光学设备的热设计是一个重要的设计考虑因素。

如上所述，在一些情况下，用于光学设备的基板是具有FR4和铜层叠层的铜芯(在此称为铜芯FR4基板)或者是HTCC基板，其中VCSEL芯片安装在基板的叠层中的一层的表面上。然而，铜芯FR4基板和HTCC基板都具有高热阻，这意味着由VCSEL芯片产生的热量不会显著消散到这些类型的基板中。这种散热的缺乏意味着VCSEL芯片的温度可能变得足够高，使得VCSEL芯片的性能(例如，在光功率、波长或效率方面)降低。

在HTCC基板的情况下，较高的电感是由制造中相对较厚的电介质芯引起的，这意味着当使用HTCC基板时由VCSEL芯片提供的光脉冲的上升时间和下降时间比当使用铜芯FR4基板时由VCSEL芯片提供的光脉冲的上升时间和下降时间要长。此外，根据布局，由于钨的电阻率高达铜的电阻率的三倍，所以HTCC基板可能比铜芯FR4基板具有更高的电功率消耗。因此，对于包含在具有VCSEL芯片的光学设备中，铜芯FR4基板通常可能优于HTCC基板。

在一些情况下，当使用上述铜芯FR4基板时，铜板可以机械地插入基板的表面上，以在垂直方向上提供热传导。然而，VCSEL芯片可能具有大约1平方毫米(mm

或者，上述铜芯FR4基板可以用于水平方向的散热，在VCSEL芯片和铜芯之间具有镀铜热通路。VCSEL芯片和铜芯之间的多个通孔在通孔之间留下FR4基板的区域，这降低了热性能，并在VCSEL芯片上提供了不均匀的散热。铜板实现和水平散热实现都限制了从VCSEL芯片到铜芯的热传导，并且也不能提供足够的热性能。

本文所述的一些方面提供了一种包括导体填充沟槽的基板，其能够改善VCSEL芯片的散热。在一些实施方式中，基板包括导芯、导芯的第一表面上的第一叠层(例如，包括第一组介电层和第一组导电层)、导体填充沟槽、以及导芯的第二表面上的第二叠层(例如，包括第二组介电层和第二组导电层)。在一些实施方式中，导体填充沟槽延伸穿过第一叠层到达导芯，使得导体填充沟槽位于导芯的第一表面上。在一些实施方式中，包括VCSEL阵列的VCSEL芯片安装在导体填充沟槽上方，并且导体填充沟槽的尺寸匹配VCSEL芯片的尺寸，匹配VCSEL阵列的发射区域的尺寸，或者大于VCSEL阵列的发射区域的尺寸并且小于VCSEL芯片的尺寸。或者，在一些实施方式中，导体填充沟槽的尺寸大于VCSEL芯片的尺寸。在一些实施方式中，导体填充沟槽是第一导体填充沟槽，并且基板还包括第二导体填充沟槽，该第二导体填充沟槽延伸穿过第二叠层到达导芯，使得第二导体填充沟槽位于导芯的第二表面上。下面提供了更多详细信息。

在一些实施方式中，具有导体填充沟槽的基板具有显著降低的热阻(例如，与上述传统的铜芯FR4基板或HTCC基板相比)，这意味着VCSEL芯片的散热能力显著提高。结果，通过包括导体填充沟槽的基板，提高了VCSEL芯片的性能(例如，在光功率、波长或效率方面)。此外，这里描述的基板提供了比上述HTCC基板更快的响应时间和更低的功耗。例如，更快的响应时间是可能的，因为可以减少VCSEL与基板上其他元件的接近度。例如，从导体填充沟槽外部的基板区域到VCSEL(例如，到VCSEL顶部的阳极)的接合引线更短，因为导体填充沟槽的尺寸接近或紧密匹配VCSEL的尺寸。较短的到VCSEL的接合引线可以降低寄生电感，改善VCSEL的响应时间。这种较短的距离使得能够传输更高速的信号，因此提高了光学设备的性能(例如，通过为飞行时间相机提供更高的分辨率)。

图1A-1D是与示例光学设备100相关联的图，该示例光学设备100包括在此描述的导芯上具有导体填充沟槽的基板。如图1A所示，在一些实施方式中，光学设备100包括基板102，基板102包括导芯104、第一叠层106、导体填充沟槽108和第二叠层110。如进一步所示，光学设备100包括在导体填充沟槽108上方的VCSEL芯片112。

基板102是供光学设备100的一个或多个部件安装在其上的基板。所述一个或多个组件可以包括例如VCSEL芯片112、电连接到VCSEL芯片112的电容器(例如，如图2A所示)、电连接到VCSEL芯片112的驱动器(例如，如图2A所示)或一个或多个其他组件。如上所述，基板102可以包括导芯104、第一叠层106、导体填充沟槽108和第二叠层110。

导芯104是基板102的一层，其包括导热材料，以使得能够如本文所述在垂直方向或水平方向(例如，远离VCSEL芯片112)上为VCSEL芯片112散热。在一些实施方式中，导芯104可以包括例如铜、其他类型的金属或能够为VCSEL芯片112散热的其他类型的材料。在一些实施方式中，导芯104的厚度可以在大约100微米(μm)到大约2000微米的范围内，例如750微米。

第一叠层106是导芯104的第一(例如，顶部)表面上的叠层。在一些实施方式中，第一叠层106包括第一组介电层(图1A中的第一叠层106中的黑色层)和第一组导电层(图1A中的第一叠层106中的灰色层)，其中在第一叠层106内第一组介电层与第一组导电层交替。例如，第一叠层106可以包括导芯104的在顶表面上的第一介电层、在第一介电层上的第一导电层、在第一导电层上的第二介电层、在第二介电层上的第二导电层等等。在一些实施方式中，第一组介电层和第一组导电层可以各自包括多层(例如，两层、三层、四层、六层或更多层)，这对于电迹线或与基板102上的其他组件的电连接是期望的。在一些实施方式中，如图1A所示，第一叠层106的第一组导电层可以通过第一叠层106中的介电区域与导体填充沟槽108隔离。在一些实施方式中，第一叠层106中的给定介电层可以包括例如玻璃增强环氧层压材料，例如FR4材料。在一些实施方式中，第一叠层106中的给定介电层的厚度可以在大约5微米到大约40微米的范围内，例如35微米。在一些实施方式中，第一叠层106中的给定导电层可以包括例如铜层、另一种金属或另一种导电材料。在一些实施方式中，第一叠层106中的给定导电层的厚度可以在大约5微米到大约100微米的范围内，例如10微米。

导体填充沟槽108是基板102的结构，其包括导热材料，以实现VCSEL芯片112在垂直方向(例如，从VCSEL芯片112朝向导芯104的方向)上的散热。在一些实施方式中，如图1A所示，导体填充沟槽108延伸穿过第一叠层106到达导芯104，使得导体填充沟槽108在导芯104的第一表面上(例如，二者连接、接触等)。在一些实施方式中，导体填充沟槽108可以包括例如铜、其他类型的金属或者能够为VCSEL芯片112散热的其他类型的材料。在一些实施方式中，导体填充沟槽108可以具有大约0.5毫米到大约6.0毫米范围内的长度或宽度。在一些实施方式中，导体填充沟槽108可以具有大约0.25平方毫米到大约36平方毫米范围内的面积。在一些实施方式中，导体填充沟槽108可以具有大约1毫米的长度和宽度或者大约1平方毫米的面积。在一些实施方式中，导体填充沟槽108的厚度可以在大约20微米到大约200微米的范围内(当第一叠层106是双层叠层时)，或者在大约30微米到大约300微米的范围内(当第一叠层106是三层叠层时)。在一些实施方式中，导体填充沟槽108的厚度可以近似等于第一叠层106的厚度。在一些实施方式中，导体填充沟槽108形成或嵌入第一叠层106中，使得导体填充沟槽108的周边被第一叠层106包围。在一些实施方式中，导体填充沟槽108的尺寸(例如，导体填充沟槽108的长度、宽度或面积)匹配(例如，相差小于制造公差)或大于VCSEL芯片112的VCSEL阵列的发射区域的尺寸。在一些实施方式中，导体填充沟槽108的尺寸匹配VCSEL芯片112的尺寸，匹配VCSEL芯片112的VCSEL阵列的发射区域的尺寸，或者大于VCSEL阵列的发射区域的尺寸，并且小于VCSEL芯片112的尺寸。关于导体填充沟槽108的尺寸和形状的附加细节在与下图2A-2D和图3A-3C相关联的描述中提供。

在一些实施方式中，导体填充沟槽108是单体沟槽。也就是说，在一些实施方式中，导体填充沟槽108是形成在第一叠层106中的单个导体结构(而不是多个相邻的导体结构)。值得注意的是，导体填充沟槽108不包括通孔。也就是说，在光学设备100中，在VCSEL芯片112和导芯104之间的区域中的第一叠层106中没有通孔。在一些实施方式中，第一叠层106的第一组介电层的任何部分都不在导芯104和VCSEL阵列的发射区之间的区域中。也就是说，在导体填充沟槽108中不存在第一叠层106中的第一组介电层的任何部分。换句话说，在一些实施方式中，导体填充沟槽108的侧壁之间的区域仅包括导体材料(即，第一叠层106的介电层的任何部分都不在导体填充沟槽108的侧壁之间)。

在一些实施方式中，导体填充沟槽108通过以下方式形成：在第一叠层106中蚀刻一沟槽以暴露导芯104的表面，然后执行镀覆工艺(例如，电镀工艺)以从导芯104的表面开始填充沟槽。这里，镀覆工艺的结果是导体填充沟槽108形成在导芯104的第一表面上(例如，连接、接触等)。镀覆，特别是电镀(也称为电化学沉积)，是一种可以在基板上形成导电结构的工艺。镀覆可以包括在由镀覆材料形成的阳极和阴极(例如，基板)之间施加电压。电压导致电流氧化阳极，这导致镀覆材料离子从阳极释放。这些镀覆材料离子形成镀覆溶液，该镀覆溶液穿过镀覆浴向基板行进。镀覆溶液到达基板，并将镀覆材料离子沉积到基板中和/或基板上的沟槽、通孔、互连结构和/或其他结构中。在一些实施方式中，镀覆工艺能够沉积金属或其他类型的导电材料，例如铜、铝(Al)、镍(Ni)、锡(Sn)或化合物材料或合金(例如，锡-银、锡-铅和/或类似材料)等。

第二叠层110是在导芯104的第二(例如，底部)表面上的叠层。在一些实施方式中，第二叠层110包括第二组介电层和第二组导电层，其中，第二叠层110中的第二组介电层与第二组导电层交替。例如，第二叠层110可以包括在导芯104的底表面上的第一介电层、在第一介电层上的第一导电层、在第一导电层上的第二介电层、在第二介电层上的第二导电层等等。在一些实施方式中，第二组介电层和第二组导电层可以各自包括多层(例如，两层、三层、四层、六层或更多层)。在一些实施方式中，第二叠层110中的给定介电层可以包括例如玻璃增强环氧层压材料，例如FR4材料。在一些实施方式中，第二叠层110中的给定介电层的厚度可以在大约5微米到大约40微米的范围内，例如35微米。在一些实施方式中，第二叠层110中的给定导电层可以包括例如铜层、其他金属或其他导电材料。在一些实施方式中，第二叠层110中的给定导电层的厚度可以在大约5微米到大约100微米的范围内，例如10微米。在一些实施方式中，第二叠层110可以以类似于第一叠层106的方式来构造、形成和/或处理。

VCSEL芯片112是包括VCSEL阵列的芯片。在一些实施方式中，VCSEL芯片112可以电连接到安装在基板102上的一个或多个其他组件。例如，VCSEL芯片112的阳极可以电连接到安装在基板102上的电容器(例如，如图2A所示)，VCSEL芯片112的阴极可以电连接到安装在基板102上的驱动器(例如，如图2A所示)。在一些实施方式中，如图1A所示，VCSEL芯片112在导体填充沟槽108之上或安装在导体填充沟槽108上(例如，使得导体填充沟槽108位于VCSEL芯片112和导芯104之间)。在一些实施方式中，VCSEL芯片112可以是引线接合VCSEL芯片，或者可以是倒装键合VCSEL芯片，其示例分别在下面参考图2A-2D和图3A-3C进行说明。

在一些实施方式中，图1A所示的光学设备100的基板102中的导体填充沟槽108使得来自VCSEL芯片112的热量能够通过导体填充沟槽108消散并进入导芯104。图1B是示出由光学设备100的导体填充沟槽108提供的散热的热图的示例。如图1B所示，导体填充沟槽108能够使热量穿过整个导芯104耗散(例如，在穿过导芯104的垂直方向和远离导体填充沟槽108的水平方向)。

在一些实施方式中，光学设备100包括在导芯104的第二表面上的另一导体填充沟槽。图1C是在导芯104的第二(例如，底部)表面上包括导体填充沟槽114(在导芯104的第一表面上的导体填充沟槽108之外)的光学设备100的示意图。在一些实施方式中，如图1C所示，导体填充沟槽114与导体填充沟槽108相对，使得VCSEL芯片112在导体填充沟槽108和导体填充沟槽114二者之上。在一些实施方式中，与导体填充沟槽108相比，导体填充沟槽114可以具有更大的尺寸(例如，直径、宽度和/或厚度)，因为导体填充沟槽114的尺寸可以不受VCSEL芯片的限制。

导体填充沟槽114是基板102的一个结构，其包括导热材料，以使得VCSEL芯片112能够在垂直方向上进一步散热(例如，远离导芯104朝向基板102的底部)。在一些实施方式中，导体填充沟槽114延伸穿过第二叠层110到达导芯104，使得导体填充沟槽114在导芯104的第二表面上(例如，连接、接触等)。在一些实施方式中，导体填充沟槽114可以包括例如铜、其他类型的金属或者能够为VCSEL芯片112散热的其他类型的材料。在一些实施方式中，导体填充沟槽114可以具有大约0.5毫米到大约6毫米范围内的长度或宽度。在一些实施方式中，导体填充沟槽114可以具有大约0.25平方毫米到大约36平方毫米范围内的面积。在一些实施方式中，导体填充沟槽114可以具有大约1毫米的长度和宽度或者大约1平方毫米的面积。在一些实施方式中，导体填充沟槽114的厚度可以在大约20微米到大约200微米的范围内(例如，当第二叠层110是双层叠层时)，或者在大约30微米到大约300微米的范围内(例如，当第二叠层110是三层叠层时)。在一些实施方式中，导体填充沟槽114的厚度可以近似等于第二叠层110的厚度。在一些实施方式中，导体填充沟槽114的尺寸(例如，宽度、长度或面积)或厚度可以分别与导体填充沟槽108的尺寸或厚度匹配(例如，相差小于制造公差)。在一些实施方式中，导体填充沟槽114形成或嵌入第二叠层110中，使得导体填充沟槽114的周边被第二叠层110包围。在一些实施方式中，导体填充沟槽114的尺寸(例如，导体填充沟槽108的长度、宽度或面积)匹配(例如，相差小于制造公差)或大于VCSEL芯片112的VCSEL阵列的发射区域的相应尺寸。在一些实施方式中，导体填充沟槽114可以具有类似于本文所述的导体填充沟槽108的特征或特性。在一些实施方式中，导体填充沟槽114通过以下方式形成：在第二叠层110中蚀刻沟槽，使得导芯104的表面暴露，然后执行镀覆工艺(例如，电镀工艺)以从导芯104的表面开始填充沟槽。这里，镀覆工艺的结果是导体填充沟槽114在导芯104的第二表面上(例如，连接、接触等)。在一些实施方式中，用于形成导体填充沟槽114的镀覆工艺可以类似于如上所述用于形成导体填充沟槽108的镀覆工艺。在一些实施方式中，导体填充沟槽114以类似于导体填充沟槽108的方式被构造、形成和/或处理。

在一些实施方式中，图1C所示的光学设备100的基板102中的导体填充沟槽114使得来自VCSEL芯片112的热量能够穿过导芯104消散(例如，消散到基板102的底部)。图1D是示出由光学设备100的导体填充沟槽108和导体填充沟槽114提供的散热的热图的示例。如图1D所示，导体填充沟槽108和导体填充沟槽114能够使热量穿过整个导芯104散热(例如，在穿过基板的垂直方向和远离导体填充沟槽108的水平方向)。

如上所述，图1A-1D作为示例提供。其他示例可能不同于关于图1A-1D所描述的。图1A-1D所示的层、结构或部件的数量和排列作为示例提供。实际上，与图1A-1D所示的层、结构或部件相比，可以有更多的层、结构或部件，更少的层、结构或部件，不同的层、结构或部件，或者不同排列的层、结构或部件。此外，虽然这里描述的VCSEL芯片112被描述为包括VCSEL芯片112阵列的芯片，但是VCSEL芯片112实际上可以是其他类型的光学芯片(例如，需要散热的其他类型的光学芯片)。

图2A-2D是与光学设备200的示例实施方式相关联的图，该光学设备200包括在基板102中的导体填充沟槽108上方的引线接合VCSEL芯片112。图2A是包括导体填充沟槽108的光学设备200的图，而图2B是包括导体填充沟槽108和导体填充沟槽114的光学设备200的图。如图2A和2B所示，光学设备200包括基板102，基板102包括导芯104、第一叠层106、导体填充沟槽108和第二叠层110。如进一步所示，光学设备200包括导电粘合剂202(例如，各向异性导电胶(ACP)环氧树脂、B级膜环氧树脂、焊膏、金环氧树脂等)、阳极结合垫204、阴极结合垫206、电容器结合垫208、接合线210、电容器212、驱动器结合垫214和驱动器216。如图2A和2B所示，第一叠层106和第二叠层110的导电层可以用于光学设备200中电信号的路由。值得注意的是，穿过导芯104的布线部分可以与导芯104隔离(例如，通过绝缘介电材料)，如图2A和2B中导芯104中的散点区域所示。

在图2A和2B所示的光学设备200中，VCSEL芯片112是引线接合VCSEL芯片。例如，VCSEL芯片112的阳极接合焊盘204通过接合引线210和电容器接合焊盘208(例如，其可以由第一叠层106的顶部导电层的一部分形成)电连接到电容器212。如进一步所示，阴极接合焊盘206通过驱动器接合焊盘214(例如，其可以由第一叠层106的顶部导电层的一部分形成)电连接到驱动器216。

在一些实施方式中，如上所述，导体填充沟槽108的尺寸(例如，宽度、长度或面积)或导体填充沟槽114的尺寸可以匹配或大于VCSEL芯片112的尺寸，并且可以小于大约6毫米。在一些实施方式中，导体填充沟槽108/114的尺寸可以匹配或大于VCSEL芯片112的VCSEL阵列的发射区域的尺寸，并且小于VCSEL芯片112的尺寸。例如，如图2A和2B所示，导体填充沟槽108/114的面积可以匹配或略大于VCSEL芯片112的面积。图2C是图2A和2B所示的光学设备200的俯视图，其中导体填充沟槽108/114的面积匹配或略大于VCSEL芯片112的面积。值得注意的是，在图2C所示的示例中，导体填充沟槽108位于发射区212e和导芯104之间，并且位于VCSEL芯片112的阳极焊盘区204r和导芯104之间。如图2C进一步所示，在一些实施方式中，导体填充沟槽108/114的形状与VCSEL芯片112的形状匹配。例如，导体填充沟槽108/114和VCSEL芯片112可以是矩形。

作为另一个示例，在一些实施方式中，导体填充沟槽108/114的面积匹配或大于VCSEL芯片112的发射区域212e的面积。也就是说，在一些实施方式中，导体填充沟槽108/114的尺寸大于VCSEL阵列的发射区域的尺寸，并且小于VCSEL芯片112的尺寸。图2D是示例光学设备200的俯视图，其中导体填充沟槽108/114的面积匹配或大于VCSEL芯片112的发射区212e的面积。值得注意的是，在图2D所示的示例中，导体填充沟槽108位于VCSEL芯片112的发射区212e和导芯104之间，但不在VCSEL芯片112的阳极焊盘区204r和导芯104之间。换句话说，VCSEL芯片112的非发射区域(例如，阳极焊盘区域204r)可以与基板102的一部分对准(例如，位于基板102的一部分之上、上方、顶部等)。如图2D进一步所示，在一些实施方式中，导体填充沟槽108/114的形状与发射区212e的形状匹配。例如，导体填充沟槽108/114和发射区212e可以是矩形。

如上所述，图2A-2D作为示例提供。其他示例可能不同于关于图2A-2D所描述的层、结构或组件的数量和排列，如图2A-2D作为示例提供。实际上，与图2A-2D所示的层、结构或部件相比，可以有更多的层、结构或部件，更少的层、结构或部件，不同的层或部件，或不同排列的层、结构或部件。

图3A-3C是与光学设备300的示例实施方式相关联的图，该光学设备300包括在基板102中的导体填充沟槽108上方的倒装芯片VCSEL芯片112。图3A是包括导体填充沟槽108的光学设备300的图，而图3B是包括导体填充沟槽108和导体填充沟槽114的光学设备300的图。如图3A和3B所示，光学设备200包括基板102，基板102包括导芯104、第一叠层106、导体填充沟槽108和第二叠层110。如进一步所示，光学设备200包括导电粘合剂202、阳极结合垫204、阴极结合垫206、电容器结合垫208、电容器212、驱动器结合垫214、驱动器216和导电粘合剂218(例如，ACP环氧树脂、B级膜环氧树脂、焊膏、金环氧树脂等)。值得注意的是，在倒装芯片VCSEL芯片112的情况下，与在基板上插入机械插入的铜板的情况相比，VCSEL芯片112的接合焊盘(例如，阳极接合焊盘204或阴极接合焊盘206)可以靠近相邻的焊接焊盘(例如，用于电容器212或球栅阵列(BGA)驱动器216)。这个较短的距离使得能够传输更高速的信号，并且因此提高了光学设备300的性能(例如，通过为飞行时间相机提供增加的分辨率)。

如图3A和3B所示，第一叠层106和第二叠层110的导电层可以用于光学设备300中电信号的路由。值得注意的是，穿过导芯104的布线部分可以与导芯104隔离(例如，通过绝缘介电材料)，如图3A和3B中导芯104中的散点区域所示。

在图3A和3B所示的光学设备300中，VCSEL芯片112是倒装芯片VCSEL芯片。例如，VCSEL芯片112的阳极焊盘204通过导电粘合剂202和电容器焊盘208(例如，其可以由第一叠层106的顶部导电层的一部分形成)电连接到电容器212。如进一步所示，阴极接合焊盘206通过导电粘合剂218和驱动器接合焊盘214(例如，其可以由第一叠层106的顶部导电层的一部分形成)电连接到驱动器216。

在一些实施方式中，如上所述，导体填充沟槽108的尺寸(例如，宽度、长度或面积)或导体填充沟槽114的尺寸可以匹配或大于VCSEL芯片112的VCSEL阵列的发射区域的尺寸。例如，如图3A和3B所示，导体填充沟槽108/114的面积可以匹配VCSEL芯片112的发射区212e的面积。图3C是图3A和3B所示的光学设备300的俯视图，其中导体填充沟槽108/114的面积匹配或大于VCSEL芯片112的发射区212e的面积。值得注意的是，在图3C所示的示例中，导体填充沟槽108位于VCSEL芯片112的发射区域212e和导芯104之间，但是不在VCSEL芯片112的阴极接合焊盘区域206r和导芯104之间。如图3C进一步所示，在一些实施方式中，导体填充沟槽108/114的形状与发射区212e的形状匹配。例如，导体填充沟槽108/114和发射区212e可以是矩形。

如上所述，图3A-3C被提供作为示例。其他示例可能不同于关于图3A-3C所描述的图3A-3C所示的层、结构或组件的数量和排列被提供作为示例。实际上，与图3A-3C所示的层、结构或部件相比，可以有更多的层、结构或部件，更少的层、结构或部件，不同的层、结构或部件，或者不同排列的层、结构或部件。

前述公开内容提供了说明和描述，但不旨在穷举或将实施方式限制于所公开的精确形式。可以根据上述公开进行修改和变化，或者可以从实现的实践中获得修改和变化。此外，这里描述的任何实现都可以被组合，除非前述公开明确地提供了一个或多个实现不能被组合的理由。

如这里所使用的，术语“尺寸”可以根据上下文，指长度、宽度、厚度、面积、体积等。

如这里所使用的，根据上下文，满足阈值可以指大于阈值、大于或等于阈值、小于阈值、小于或等于阈值、等于阈值、不等于阈值等的值。

即使特征的特定组合在权利要求中被引用和/或在说明书中被公开，这些组合并不旨在限制各种实现的公开。事实上，这些特征中的许多可以以权利要求中没有具体叙述和/或说明书中没有公开的方式组合。尽管下面列出的每个从属权利要求可以直接依赖于仅一个权利要求，但是各种实施方式的公开包括每个从属权利要求以及权利要求集中的每个其他权利要求。如这里所使用的，涉及项目列表中的“至少一个”的短语是指那些项目的任何组合，包括单个成员。例如，“a、b或c中的至少一个”意在涵盖a、b、c、a-b、a-c、b-c和a-b-c，以及相同项目的多个的任意组合。

除非明确描述，否则这里使用的元件、动作或指令不应被解释为关键或必要的。此外，如本文所用，冠词“一个”旨在包括一个或多个项目，并且可以与“一个或多个”互换使用此外，如本文所用，冠词“该”旨在包括与冠词“该”相关联的一个或多个项目，并且可以与“该一个或多个”互换使用此外，如本文所用，术语“集合”旨在包括一个或多个项目(例如，相关项目、不相关项目或相关和不相关项目的组合)，并且可以与“一个或多个”互换使用。当只打算使用一个项目时，使用短语“仅一个”或类似的语言。此外，如本文所用，术语“有”、“具有”、“包括”等意在是开放式术语。此外，短语“基于”意在表示“至少部分基于”，除非另有明确说明。此外，如本文所用，术语“或”在串联使用时旨在包括在内，并且可以与“和/或”互换使用，除非另有明确说明(例如，如果与“任一”或“仅其中之一”结合使用)。此外，为了便于描述，这里可以使用空间上相对的术语，例如“下”、“下方”、“上”、“上方”等，来描述一个元件或特征与图中所示的另一个元件或特征的关系。除了图中所示的方向之外，空间相关术语旨在包括使用或操作中的设备、设备和/或元件的不同方向。该设备可以以其他方式定向(旋转90度或在其他方向)，并且这里使用的空间相对描述符同样可以相应地解释。