一种LDMOS晶体管及其制作方法

技术领域

本发明属于半导体技术领域，涉及一种LDMOS晶体管及其制作方法。

背景技术

BCD（Bipolar CMOS DMOS）工艺把双极器件、CMOS（Complementary Metal OxideSemiconductor）器件和DMOS（Double-diffusion Metal Oxide Semiconductor）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与IC（Integrated Circuit）成熟制程进行工艺集成，一般采用横向的DMOS，即LDMOS（Lateral Double-diffusion Metal Oxide Semiconductor）。为了达到高性能LDMOS（主要指获取较高的击穿电压的同时，还具有较低的导通电阻值）、低成本、高密度，各种LDMOS的结构的研究层出不穷，图1所示，为一种LDMOS晶体管的剖面结构示意图，包括衬底01、埋层011、外延层02、第二导电类型深阱区021、沟槽022、隔离层0221、有源区023、漂移区024、漏极区0241、沟道区025、源极区0251、沟道接触区0252、栅极结构03、场板层031、栅导电层032、隔离侧墙033、低阻层04、层间介质层05、第一接触孔051、第二接触孔052、第三接触孔053、第一插塞054、第二插塞055及第三插塞056，该LDMOS晶体管采用多晶硅下置场板结构、源体源（Source Body Source，简称SBS）结构、自对准沟道注入。

一般来说，为了提高器件的击穿电压BV（Breakdown Voltage），除了增加场板的长度及厚度之外，还需要将漏端接触孔和多晶栅之间的距离拉大，形成一段高阻值降压区域，但这样的缺点是增加了器件的面积。

因此，亟需一种不改变器件的击穿电压同时降低器件的面积的LDMOS晶体管制作方法。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种LDMOS晶体管及其制作方法，用于解决现有技术中提高器件的击穿电压的同时导致器件面积增加的问题。

为实现上述目的及其他相关目的，本发明提供了一种LDMOS晶体管的制作方法，包括以下步骤：

提供一衬底，于所述衬底的上表层形成一第一导电类型埋层，并于所述埋层的上表面形成一第二导电类型外延层；

于所述外延层中形成包括有源区及两个位于所述有源区中且间隔预设距离的第一导电类型漂移区，并于所述漂移区的上表面形成栅极结构，于所述漂移区的上表层形成与所述漂移区侧壁间隔预设距离的第一导电类型漏极区，且所述栅极结构的一端延伸至所述漏极区的上表面，所述漏极区之间的间隔距离大于所述栅极结构之间的间隔距离；

于所述栅极结构及所述有源区的显露表面形成覆盖所述栅极结构及所述有源区显露表面的层间介质层，并于所述层间介质层中形成贯穿所述层间介质层并显露出所述漏极区的第一接触孔，且所述第一接触孔的底面低于所述漏极区的上表面；

对所述第一接触孔进行第一导电类型离子注入，于所述第一接触孔中形成第一插塞并快速退火以使所述第一插塞非晶化，同时使所述第一插塞与所述漏极区的接触处形成非晶化高阻区。

可选地，形成的所述栅极结构包括场板层、栅介质层、栅导电层及隔离侧墙。

可选地，还包括形成位于所述外延层中且间隔预设距离的第二导电类型深阱区、开口向上且位于所述深阱区中的两个沟槽、填充所述沟槽的隔离层、位于所述漂移区之间的第二导电类型沟道区、位于所述沟道区上表层并间隔预设距离的两个第一导电类型源极区及位于所述两个所述源极区之间的所述沟道区上表层的第二导电类型沟道接触区的步骤，且所述沟道区的侧壁与所述漂移区的侧壁间隔预设距离，所述源极区的侧壁与所述沟道区的侧壁间隔预设距离，所述有源区位于所述沟槽之间。

可选地，形成所述栅极结构及所述半导体结构之后，形成所述层间介质层之前，还包括于所述栅极结构的上表面及所述栅极结构之间的所述有源区的上表面形成接触电阻调节层的步骤。

可选地，还包括于所述层间介质层中形成贯穿所述层间介质层并显露出所述源极区的第二接触孔、贯穿所述层间介质层并显露出所述沟道接触区的第三接触孔及分别填充所述第二接触孔与所述第三接触孔的第二插塞和第三插塞的步骤。

可选地，形成的所述第一接触孔的底面低于所述有源区的上表面的深度范围为100 Å~300 Å。

可选地，于所述第一接触孔中进行第一导电类型离子注入的剂量范围为5×10

可选地，对所述第一接触孔进行第一导电类型离子注入之后，形成所述第一插塞之前还包括对所述第一接触孔进行清洗的步骤，且对所述第一接触孔清洗后，所述第一接触孔的底面朝向所述衬底方向延伸的长度范围为50 Å~100 Å。

可选地，形成所述第一插塞的过程中还包括于所述第一接触孔中形成第一预设厚度的粘附层及第二预设厚度的所述第一插塞的主体的步骤。

可选地，所述粘附层包括Ti，所述粘附层的厚度范围为200 Å~300 Å。

可选地，对所述第一插塞进行快速退火的温度范围为750 ℃~850 ℃，退火时间范围为20 min~1 h。

可选地，对所述第一插塞进行快速退火后还包括进行后段金属连线及形成电极钝化层的步骤。

本发明还提供了一种LDMOS晶体管，包括：

衬底；

第一导电类型埋层，位于所述衬底的上表层；

第二导电类型外延层，位于所述埋层的上表面，所述外延层包括有源区及两个位于所述有源区中且间隔预设距离的第一导电类型漂移区，且所述漂移区的上表层中设有侧壁与所述漂移区的侧壁间隔预设距离的第一导电类型漏极区；

栅极结构，位于所述漂移区的上表面且一端延伸至所述漏极区的上表面，所述栅极结构之间的间隔距离小于所述漏极区之间的间隔距离；

层间介质层，覆盖所述栅极结构及所述有源区的显露表面，所述层间介质层中设有贯穿所述层间介质层且底部显露出所述漏极区的第一接触孔，且所述第一接触孔的底面低于所述漏极区的上表面；

第一插塞，所述第一插塞填充所述第一接触孔，且所述第一插塞包括非晶化的所述第一插塞，所述第一插塞与所述漏极区的接触处设有非晶化高阻区。

如上所述，本发明的LDMOS晶体管及其制作方法通过仅在所述栅极结构的上表面及所述沟道区显露的表面形成所述接触电阻调节层，所述漏极区的上表面未形成所述接触电阻调节层，从工艺上降低了所述漏极区处所述接触电阻调节层脱落的风险；于形成所述第一接触孔的过程中，对所述第一接触孔的底部进行过刻，以使所述第一接触孔的底面低于所述漏极区的上表面，并对所述第一接触孔进行第一导电类型离子注入，以便于使所述第一接触孔底部的所述漏极区形成高浓度掺杂区，继而便于与形成的所述第一插塞形成欧姆接触，降低所述第一插塞与所述漏极区的接触电阻；对所述第一接触孔进行离子注入后，并对所述第一接触孔进行清洗，清除所述第一接触孔中杂质的同时使所述第三接触孔的底面朝向所述埋层延伸，进一步增大了所述第一插塞与所述第一接触孔的接触面，于形成所述第一插塞后，对所述第一插塞进行快速退火处理以使所述第一插塞非晶化，同时使所述第一插塞与所述漏极区的接触处形成非晶化高阻区，降低了所述第一插塞的阻值，增大漂移区的阻值，进而在保证了器件的击穿电压不变的同时可以降低所述第一插塞与所述栅极结构的距离，继而降低了器件的面积，具有高度产业利用价值。

附图说明

图1显示为LDMOS晶体管的剖面结构示意图。

图2显示为LDMOS晶体管的平面排布示意图。

图3显示为本发明的LDMOS晶体管的制作方法的工艺流程图。

图4显示为本发明的LDMOS晶体管的制作方法的形成埋层后的剖面结构示意图。

图5显示为本发明的LDMOS晶体管的制作方法的形成外延层后的剖面结构示意图。

图6显示为本发明的LDMOS晶体管的制作方法的形成漂移区后的的剖面结构示意图。

图7显示为本发明的LDMOS晶体管的制作方法的形成叠层结构后的剖面结构示意图。

图8显示为本发明的LDMOS晶体管的制作方法的形成栅极结构后的剖面结构示意图。

图9显示为本发明的LDMOS晶体管的制作方法的形成沟道接触区后的剖面结构示意图。

图10显示为本发明的LDMOS晶体管的制作方法的形成接触电阻调节层后的剖面结构示意图。

图11显示为本发明的LDMOS晶体管的制作方法的形成层间介质层后的剖面结构示意图。

图12显示为本发明的LDMOS晶体管的制作方法的形成第一接触孔、第二接触孔及第三接触孔后的剖面结构示意图。

图13显示为本发明的LDMOS晶体管的制作方法的形成第一插塞后的剖面结构示意图。

图14显示为本发明的LDMOS晶体管中第一插塞的透射电子显微镜图。

图15显示为本发明的LDMOS晶体管的平面排布图。

附图标号说明：01 衬底，011 埋层，02 外延层，021 深阱区，022 沟槽，0221 隔离层，023 有源区，024 漂移区，0241 漏极区，025 沟道区，0251 源极区，0252 沟道接触区，03 栅极结构，031 场板层，032 栅导电层，033 隔离侧墙，04 接触电阻调节层，05 层间介质层，051 第一接触孔，052 第二接触孔，053 第三接触孔，054 第一插塞，055 第二插塞，056 第三插塞，1 衬底，11 埋层，2 外延层，21 深阱区，22 沟槽，221 隔离层，23 有源区，24 漂移区，241 第一导电类型掺杂区，242 漏极区，243 非晶化高阻区，25 沟道区，251 源极区，252 沟道接触区，3 栅极结构，30 叠层结构，31 场板层，32 栅导电层，33 隔离侧墙，4 接触电阻调节层，5 层间介质层，51 第一接触孔，52 第二接触孔，53 第三接触孔，54 第一插塞，55 第二插塞，56 第三插塞。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种LDMOS晶体管的制作方法，如图3所示，为所述LDMOS晶体管的制作工艺流程图，包括以下步骤：

S1：提供一衬底，于所述衬底的上表层形成一第一导电类型埋层，并于所述埋层的上表面形成一第二导电类型外延层；

S2：于所述外延层中形成包括有源区及两个位于所述有源区中且间隔预设距离的第一导电类型漂移区，并于所述漂移区的上表面形成栅极结构，于所述漂移区的上表层形成与所述漂移区侧壁间隔预设距离的第一导电类型漏极区，且所述栅极结构的一端延伸至所述漏极区的上表面，所述漏极区之间的间隔距离大于所述栅极结构之间的间隔距离；

S3：于所述栅极结构及所述有源区的显露表面形成覆盖所述栅极结构及所述有源区显露表面的层间介质层，并于所述层间介质层中形成贯穿所述层间介质层并显露出所述漏极区的第一接触孔，且所述第一接触孔的底面低于所述漏极区的上表面；

S4：对所述第一接触孔进行第一导电类型离子注入，于所述第一接触孔中形成第一插塞并快速退火以使所述第一插塞非晶化，同时使所述第一插塞与所述漏极区的接触处形成非晶化高阻区。

请参阅图4至图10，执行所述步骤S1及所述步骤S2：提供一衬底1，于所述衬底1的上表层形成一第一导电类型埋层11，并于所述埋层11的上表面形成一第二导电类型外延层2；于所述外延层2中形成包括有源区23及两个位于所述有源区23中且间隔预设距离的第一导电类型漂移区24，并于所述漂移区24的上表面形成栅极结构3，于所述漂移区24的上表层形成与所述漂移区24侧壁间隔预设距离的第一导电类型漏极区242，且所述栅极结构3的一端延伸至所述漏极区242的上表面，所述漏极区242之间的间隔距离大于所述栅极结构3之间的间隔距离。

具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为N型，所述第二导电类型为P型。

具体的，所述衬底1的材质包括硅衬底或者其他适合的材料。本实施例中，所述衬底1为硅衬底。

具体的，如图4所示为形成所述埋层11后的剖面结构示意图，形成所述埋层11的方法包括对所述衬底1的上表层进行第一导电类型的离子注入。本实施例中，对所述衬底1的上表层进行Sb离子注入以得到所述埋层11，且形成所述埋层11的掺杂浓度为1×10

具体的，如图5所示，为形成所述外延层2后的剖面结构示意图，形成所述外延层2的方法包括物理气相沉积、化学气相沉积或者其他适合的方法。

作为示例，还包括形成位于所述外延层2中且间隔预设距离的第二导电类型深阱区21、开口向上且位于所述深阱区21中的两个沟槽22、填充所述沟槽22的隔离层221、位于所述漂移区24之间的第二导电类型沟道区25、位于所述沟道区25上表层并间隔预设距离的两个第一导电类型源极区251及位于所述两个所述源极区251之间的所述沟道区25上表层的第二导电类型沟道接触区252的步骤，且所述沟道区25的侧壁与所述漂移区24的侧壁间隔预设距离，所述源极区251的侧壁与所述沟道区25的侧壁间隔预设距离，所述有源区23位于所述沟槽22之间。

具体的，形成所述沟槽22还包括以下步骤：于所述外延层2的上表面依次形成第一掩膜层及第一光刻胶层，并图案化所述第一掩膜层；基于图案化的所述第一掩膜层形成所述深阱区21；基于图案化的所述第一掩膜层于所述深阱区21中形成所述沟槽22以得到位于所述沟槽22之间的有源区23，并于所述沟槽22中形成所述隔离层221；去除所述第一光刻胶层及所述第一掩膜层。

具体的，形成所述深阱区21的方法包括离子注入或者其他适合的方法。

具体的，形成所述深阱区21后还包括推阱的步骤，以使所述深阱区21中的第二导电类型离子均匀分布。

具体的，形成沟槽22的方法包括干法刻蚀或者湿法刻蚀中的一种，也可以是其他适合的方法。

具体的，形成所述沟槽22的开口尺寸及所述沟槽的深度可以根据实际情况进行设置，这里不再限定。

具体的，相邻两个所述沟槽22之间间隔距离可以根据实际情况进行设置，即所述有源区23的尺寸可以根据实际情况进行设置，这里不再限定。

具体的，形成所述隔离层221的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述隔离层221的材质包括氧化硅、氮化硅或者其他适合的高介电材料。

具体的，如图6所示，为形成所述漂移区24后的剖面结构示意图，形成所述漂移区24还包括以下步骤：于所述有源区23的上表面依次形成第二掩膜层及位于所述第二掩膜层上表面的第二光刻胶层，并图案化所述第二掩膜层；基于图案化的所述第二掩膜层于所述有源区23的上表层中形成间隔预设距离的所述漂移区24；去除所述第二光刻胶层及所述第二掩膜层。

具体的，形成所述漂移区24的方法包括离子注入或者其他适合的方法。

具体的，相邻两个所述漂移区24之间的距离可以根据实际情况进行选择，这里不再限定。

作为示例，形成的所述栅极结构3包括场板层31、栅介质层（未图示）、栅导电层32及隔离侧墙33。

具体的，于形成所述漂移区24之后，形成所述沟道区25之前，还包括形成叠层结构30的步骤，所述叠层结构30包括场板层31、栅介质层（未图示）及栅导电层32。

具体的，形成的所述场板层31包括微型浅沟槽隔离（mini Shallow TrenchIsolation，简称mini-STI）场板、微型局部氧化（mini Local Oxidation of Silicon，简称mini-LOCOS）场板、高温氧化膜场板（High-Temperature Oxidation，简称HTO）、接触孔电容场板或者其他适合的场板。

具体的，形成所述场板层31的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。

具体的，如图7所示，为形成所述叠层结构30后的剖面结构示意图，形成所述叠层结构30包括以下步骤：于所述有源区23的上表面形成一覆盖所述场板层31及所述有源区23显露表面的栅介质材料层，并于所述栅介质材料层的上表面形成栅导电材料层；于所述栅导电材料层的上表面依次形成第三掩膜层及第三光刻胶层，并图案化所述第三掩膜层；基于图案化的所述第三掩膜层形成所述栅介质层及所述栅导电层32，去除所述第三光刻胶层并保留部分所述第三掩膜层以便于用于后续步骤。

具体的，保留的部分所述第三掩膜层的厚度范围为500 Å ~3000 Å。

具体的，形成的两个所述栅介质层覆盖所述场板层31的上表面、两个所述场板层31相互靠近一侧的侧壁及两个所述漂移区24之间的所述有源区23的上表面，且两个所述栅介质层间隔预设距离。

具体的，形成所述栅介质材料层的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。本实施例中，采用热氧化法形成所述栅介质材料层，形成所述栅介质材料层的温度范围为800 ℃~1100 ℃。

具体的，所述栅介质材料层的材质包括氧化硅或者其他适合的高介电材料。

具体的，形成的所述栅导电材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。本实施例中，采用化学气相沉积的方法形成所述栅导电材料层，且形成所述栅导电材料层的温度范围为800 ℃~900 ℃。

具体的，形成所述沟道区25的方法包括离子注入或者其他适合的方法。本实施例中，以所述叠层结构30为掩膜层，对所述叠层结构30之间的所述有源区23进行B或者BF

具体的，采用离子注入形成所述沟道区25时，可以进行一次离子注入也可以进行多次离子注入。

具体的，形成所述沟道区25后，还包括于所述漂移区24中形成第一导电类型轻掺杂区241的步骤。

具体的，形成所述第一导电类型掺杂区241包括以下步骤：于所述有源区23的上表面依次形成第四掩膜层及第四光刻胶层，并图案化所述第四掩膜层；基于图案化的所述第四掩膜层形成所述第一导电类型掺杂区241，并去除所述第四光刻胶层及所述第四掩膜层。

具体的，形成所述第一导电类型掺杂区241的方法包括离子注入或者其他适合的方法；形成的所述第一导电类型掺杂区241的掺杂浓度可以根据实际情况进行设置，这里不再限制。本实施例中，采用离子注入的方法形成轻掺杂的所述第一导电类型掺杂区241。

具体的，形成所述第一导电类型掺杂区241后，形成所述源极区及所述漏极区之前，包括形成所述隔离侧墙33以得到所述栅极结构3的步骤，形成所述隔离侧墙33使用常规的工艺，这里不再赘述。

具体的，如图8所示，为形成栅极结构3后的剖面结构示意图，形成的所述隔离侧墙33包括氧化硅层/氮化硅/氧化硅层，可以是其他适合的高介电层。

具体的，所述漏极区242及所述源极区251同步形成，所述漏极区242与所述漂移区24的侧壁间隔预设距离，所述源极区251与所述沟道区25的侧壁间隔预设距离。

具体的，形成所述漏极区242及所述源极区251包括以下步骤：于所述有源区23的上表面依次形成第五掩膜层及第五光刻胶层，并图案化所述第五掩膜层；基于图案化的所述第五掩膜层，分别于所述漂移区24上表层形成所述漏极区242及所述沟道区25上表层形成间隔预设距离的所述源极区251。

具体的，形成所述第一导电类型掺杂区241位于所述漏极区242中，且在保证所述第一导电类型掺杂区241位于所述漏极区242中的情况下，所述漏极区242及所述源极区251的掺杂浓度及尺寸可以根据实际情况进行选择，这里不再限定。

具体的，形成所述源极区251的方法包括离子注入或者其他适合的方法；形成所述漏极区242的方法包括离子注入或者其他适合的方法。

具体的，如图9所示，为形成所述沟道接触区252后的剖面结构示意图，形成所述沟道接触区252的方法包括离子注入或者其他适合的方法；所述沟道接触区252的掺杂浓度及尺寸可以根据实际情况进行选择，这里不再限定。

作为示例，形成所述栅极结构3之后，形成所述层间介质层5之前，还包括于所述栅极结构3的上表面及所述栅极结构3之间的所述有源区23的上表面形成接触电阻调节层4的步骤。

具体的，如图10所示，为形成所述接触电阻调节层4后的剖面结构示意图，形成所述接触电阻调节层4的方法包括化学气相沉积、物理气相沉积、磁控溅射及原子层沉积中的至少一种，也可以是其他适合的方法。本实施例中，采用磁控溅射的方法于所述栅导电层32的上表面及所述栅极结构3之间的所述沟道区25的上表面形成一层Co，然后进行一次快速升温退火处理（RTA），使多晶硅表面和淀积的金属发生反应以得到低阻值的金属硅化物层，也可以进行多次退火处理以得到更低阻值的所述接触电阻调节层4。

作为示例，还包括于所述层间介质层5中形成贯穿所述层间介质层5并显露出所述源极区251的第二接触孔52、贯穿所述层间介质层5并显露出所述沟道接触区252的第三接触孔53及分别填充所述第二接触孔52与所述第三接触孔53的第二插塞55和第三插塞56的步骤。

具体的，形成的所述接触电阻调节层4用于使所述第二插塞55和所述第三插塞56分别与所述源极区251及所述沟道接触区252之间形成良好的低阻值接触。

再参阅图11至图14，执行所述步骤S3及所述步骤S4：于所述栅极结构3及所述有源区23的显露表面形成覆盖所述栅极结构3及所述有源区23显露表面的层间介质层5，并于所述层间介质层5中形成贯穿所述层间介质层5并显露出所述漏极区242的第一接触孔51，且所述第一接触孔51的底面低于所述漏极区242的上表面；对所述第一接触孔51进行第一导电类型离子注入，于所述第一接触孔51中形成第一插塞54并快速退火以使所述第一插塞54非晶化，同时使所述第一插塞54与所述漏极区242的接触处形成非晶化高阻区243。

具体的，如图11所示，为形成所述层间介质层5后的剖面结构示意图，形成所述层间介质层5的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成的所述接触电阻调节层4的尺寸可以根据实际情况进行选择，这里不再限制。

具体的，如图12所示，为形成所述第一接触孔51、所述第二接触孔52及所述第三接触孔53后的剖面结构示意图，形成所述第一接触孔51的方法包括干法刻蚀及湿法刻蚀中的一种，也可以是其他适合的方法；形成所述第二接触孔52的方法包括干法刻蚀及湿法刻蚀中的一种，也可以是其他适合的方法；形成所述第三接触孔53的方法包括干法刻蚀及湿法刻蚀中的一种，也可以是其他适合的方法。

作为示例，形成的所述第一接触孔51的底面低于所述有源区23的上表面的深度范围为100 Å~300 Å。

作为示例，于所述第一接触孔51中进行第一导电类型离子注入的剂量范围为5×10

具体的，如图13及图14所示，分别为形成所述第一插塞54后的剖面结构示意图及形成的所述第一插塞54的透射电子显微镜图，形成所述第一插塞54的方法包括化学气相沉积、物理气相沉积、磁控溅射及原子层沉积中的一种，也可以是其他适合的方法；形成所述第二插塞55的方法包括化学气相沉积、物理气相沉积、磁控溅射及原子层沉积中的一种，也可以是其他适合的方法；形成所述第三插塞56的方法包括化学气相沉积、物理气相沉积、磁控溅射及原子层沉积中的一种，也可以是其他适合的方法。本实施例中，所述第二插塞55与所述第三插塞56同步形成，且均为晶体类型导电体。

作为示例，对所述第一接触孔51进行第一导电类型离子注入之后，形成所述第一插塞54之前还包括对所述第一接触孔51进行清洗的步骤，且对所述第一接触孔51清洗后，所述第一接触孔51的底面朝向所述衬底1方向延伸的长度范围为50 Å~100 Å。本实施例中，采用Ar气对所述第一接触孔51进行清洗，以清除所述第一接触孔51中残余的杂质。

作为示例，形成所述第一插塞54的过程中还包括于所述第一接触孔51中形成第一预设厚度的粘附层（未图示）及第二预设厚度的所述第一插塞54的主体的步骤。本实施例中，所述第二导电柱的厚度为2000 Å~5000 Å。

作为示例，所述粘附层包括Ti或者其他适合的粘附性导电材料，所述粘附层的厚度范围为200 Å~300 Å。

作为示例，对所述第一插塞54进行快速退火的温度范围为750 ℃~850 ℃，退火时间范围为20 min~1 h。

具体的，对所述第一插塞54退火使所述第一插塞54非晶化的同时，所述第一插塞54与所述漏极区242的接触处由于温度的快速降低，也形成了非晶化区域，即所述非晶化高阻区243，增大了接触区域的电阻，继而增大了所述漂移区24的阻值。

作为示例，对所述第一插塞54进行快速退火后还包括进行后段金属连线及形成电极钝化层的步骤。

具体的，由于进行后段金属连线及形成电极钝化层采用常用工艺，这里不再赘述。

本实施例的LDMOS晶体管的制作方法通过对所述漏极区242形成接触孔的工艺进行改进，未在所述漏极区242的上表面形成所述接触电阻调节层4，降低了漏极区242中所述接触电阻调节层4脱落的风险；形成的显露出所述漏极区242的所述第一接触孔51的底面低于所述漏极区242的上表面，并对所述第一接触孔51进行第一导电类型的离子注入，以使所述第一接触孔51的底部形成高浓度掺杂区，便于与所述第一插塞54形成欧姆接触；进行离子注入后对所述第一接触孔51进行清洗同时增大所述第一接触孔51的深度，增大所述第一插塞54与所述第一接触孔51的接触面积，便于所述第一插塞54与所述漏极区242形成良好的接触；于形成所述第一插塞54后对所述第一插塞54进行快速退火处理以使所述第一插塞54非晶化的同时于所述第一插塞54与所述漏极区242的接触处形成非晶化高阻区，降低了所述第一插塞54的阻值，并利用所述非晶化高阻区243提升所述漂移区24的阻值。

实施例二

本实施例提供一种LDMOS晶体管，如图13所示，为所述LDMOS的剖面结构示意图，包括：衬底1、第一导电类型埋层11、第二导电类型外延层2、栅极结构3、层间介质层5及第一插塞54，其中，所述埋层11位于所述衬底1的上表层；所述外延层2位于所述埋层11的上表面，所述外延层2包括有源区23及两个位于所述有源区23中且间隔预设距离的第一导电类型漂移区24，且所述漂移区24的上表层中设有侧壁与所述漂移区24的侧壁间隔预设距离的第一导电类型漏极区242；所述栅极结构3位于所述漂移区24的上表面且一端延伸至所述漏极区242的上表面，所述栅极结构3之间的间隔距离小于所述漏极区242之间的间隔距离；所述层间介质层5覆盖所述栅极结构3及所述有源区23的显露表面，所述层间介质层5中设有贯穿所述层间介质层5且底部显露出所述漏极区242的第一接触孔51，且所述第一接触孔51的底面低于所述漏极区242的上表面；所述第一插塞54填充所述第一接触孔51，且所述第一插塞54包括非晶化的所述第一插塞54，所述第一插塞54与所述漏极区242的接触处设有非晶化高阻区243。

具体的，所述LDMOS晶体管采用实施例一中所述的LDMOS晶体管的制作方法制作得到。

具体的，所述衬底1的厚度可以根据实际情况进行选择，这里不再限定。

具体的，所述埋层11的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述外延层2的厚度范围为3 μm~6 μm。本实施例中，所述外延层2的厚度为4 μm。

具体的，所述外延层2还包括位于所述外延层2中且间隔预设距离的两个第二导电类型深阱区21、开口向上并位于所述第二导电类型深阱区21中的两个沟槽22、设置于所述沟槽22中的隔离层221、位于所述漂移区24之间的第二导电类型沟道区25、位于所述沟道区25上表层且与所述沟道区25侧壁间隔预设距离的两个第一导电类型源极区251及位于两个所述源极区251之间的所述沟道区25上表层的第二导电类型沟道接触区252。

具体的，所述有源区23位于所述沟槽22之间。

具体的，所述漂移区24的掺杂浓度可以根据实际情况进行选择，这里不再限定。本实施例中，所述漂移区24为轻掺杂。

具体的，所述栅极结构3包括场板层31、栅介质层、栅导电层32及隔离侧墙33。

具体的，所述场板层31用于增加器件的耐压能力，在保证器件耐压能力的情况下，所述场板层31的尺寸可以根据实际情况进行选择，这里不再限制。

具体的，所述栅介质层的厚度范围为50 Å~150 Å，所述栅导电层32的厚度范围为1000 Å~3000 Å。

具体的，所述层间介质层5中还设有贯穿所述层间介质层5且显露出所述源极区251的第二接触孔52、贯穿所述层间介质层5且显露出所述沟道接触区252的第三接触孔53及分别填充所述第二接触孔52与第三接触孔53的第二插塞55和第三插塞56。

具体的，所述第一插塞54的材质包括Ti、TiN、Ag、Au、Cu、Al、W、Ni、Zn及Pt中的一种，也可以是其他适合的导电材料；所述第二插塞55的材质包括Ti、TiN、Ag、Au、Cu、Al、W、Ni、Zn及Pt中的一种，也可以是其他适合的导电材料；所述第三插塞56的材质包括Ti、TiN、Ag、Au、Cu、Al、W、Ni、Zn及Pt中的一种，也可以是其他适合的导电材料。

具体的，如图15所示，为所述LDMOS晶体管的平面布局图，采用实施例一中所述的LDMOS晶体管的制作方法制作的所述LDMOS晶体管中非晶化的所述第一插塞54的阻值降低至20%，达到50 Ω~200 Ω，所述第一插塞54与所述漏极区242的接触处设置有所述非晶化高阻区243，继而增大了所述漂移区24的阻值，在保证所述LDMOS晶体管的击穿电压不变的情况下，所述LDMOS晶体管中所述第一插塞54与所述栅极结构3距离可以减小，即减小了所述漂移区24的长度，继而缩小了器件的面积。本实施例中，将原来0.18 μm器件的所述第一插塞54与所述栅极结构3距离可以从原来的0.85 μm减小至0.4 μm，使器件的尺寸降低达6.2%。

本实施例的LDMOS晶体管，通过采用实施例一中所述的LDMOS晶体管的制作方法制作所述LDMOS晶体管，降低了所述第一插塞54的阻值，增大了漂移区的阻值，在保证器件的击穿电压不变的情况下，可以减小了所述第一插塞54与所述栅极结构3之间的距离，继而降低了器件的尺寸。

综上所述，本发明的LDMOS晶体管及其制作方法通过改进漏极区形成接触孔的工艺，漏极区的上表面未形成接触电阻调节层，降低了接触电阻调节层脱落的风险；于漏极区形成第一接触孔时进行过刻，使第一接触孔的底面低于漏极区的底面，并对第一接触孔进行离子注入，以增大第一接触孔底部的掺杂浓度，便于与第一插塞形成欧姆接触；对第一接触孔进行离子注入后并对第一接触孔进行清洗，去除第一接触孔中杂质的同时加深第一接触孔的深度，增大第一插塞与漏极区的接触面积，便于形成良好的接触；于形成第一插塞后对第一插塞进行快速退火处理以形成非晶化第一插塞，同时在第一插塞与漏极区的接触处形成了非晶化高阻区，降低了第一插塞的阻值，同时增大了漂移区的阻值，继而在不改变器件击穿电压的情况下可以减小第一插塞与栅极结构的距离，缩小器件的尺寸。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。