半导体器件及其制造方法

相关申请的交叉引用

于2021年10月14日提交的日本专利申请No.2021-168912的公开内容(包括说明书、附图和摘要)通过引用被整体并入本文中。

技术领域

本发明涉及一种半导体器件及其制造方法，尤其涉及一种在体区下方具有柱区的半导体器件以及制造这种半导体器件的方法。

背景技术

在诸如功率MOSFET(金属氧化物半导体场效应晶体管)的半导体元件中，存在被称为超结结构(SJ结构)的PN结结构作为用于提高击穿电压的结构。在n型MOSFET的情况下，p型柱区被二维地布置在n型漂移区中，使得在p型柱区周围发生耗尽，从而提高击穿电压。

下面列出了所公开的技术。

[专利文件1]日本未审专利申请公开号2021-7129

例如，专利文件1公开了一种每单位单元具有一对沟槽栅极的多沟槽SJ结构。在这种多沟槽SJ结构中，在单位单元中的每个单位单元的边界处以相同的间距形成多个柱区。然而，专利文件1没有公开柱区在围绕每个单位单元的外围区中的布置。

发明内容

在被配备有功率MOSFET的半导体器件中，为了确保击穿电压，在围绕每个单位单元的外围区中形成各种杂质区等。在具有SJ结构的功率MOSFET的情况下，需要进行改进以确保外围区中的击穿电压。然而，专利文件1没有公开这种改进。

本申请的主要目的是确保外围区中的击穿电压，从而确保半导体器件的可靠性。根据本说明书和附图中的描述，其他问题和新颖特征将变得明显。

以下是本申请中所公开的代表性实施例的简要概述。

根据一个实施例的半导体器件包括其中形成有多个单位单元的单元区、以及在平面图中围绕该单元区的外围区。多个单位单元中的每个单位单元包括：半导体衬底，具有由第一导电类型的半导体层制成的漂移区；第二导电类型的体区，该体区被形成在单元区中的漂移区的表面上，该第二导电类型与第一导电类型相反；第一导电类型的源区，被形成在体区的表面上；第二导电类型的一对第一柱区，被形成在体区下方的漂移区中以与体区物理地分离，该一对第一柱区在平面图中在第一方向上彼此分开且相邻；形成在漂移区中的沟槽，使得沟槽的底部到达比体区深的位置，沟槽，在第一方向上被形成在一对第一柱区之间；以及栅电极，被形成在沟槽中，栅绝缘膜被插入在栅电极与沟槽之间。这里，第二导电类型的第一杂质区被形成在外围区中的漂移区的表面上，第二导电类型的第二柱区被形成在第一杂质区下方的漂移区中，第二柱区在平面图中在第一方向上和在第二方向上延伸以围绕单元区，该第二方向与第一方向相交，第一杂质区被连接到体区，第二柱区被连接到第一杂质区。

一种根据一个实施例的制造半导体器件的方法，其中半导体器件包括其中形成有多个单位单元的单元区以及在平面图中围绕该单元区的外围区，该方法包括：(a)制备半导体衬底的步骤，该半导体衬底具有由第一导电类型的半导体层制成的漂移区；(b)在单元区中的漂移区中形成沟槽的步骤；(c)形成第二导电类型的一对第一柱区的步骤，该第二导电类型与第一导电类型相反，该一对第一柱区被形成在单元区中的漂移区中以在平面图中在第一方向上彼此分开且相邻；(d)在外围区中的漂移区中形成第二导电类型的第二柱区的步骤，该第二柱区在平面图中在第一方向上和在第二方向上延伸以围绕单元区，该第二方向与第一方向相交；(e)在沟槽中形成栅电极的步骤，栅绝缘膜被插入在沟槽与栅电极之间；(f)在单元区中的漂移区的表面上形成第二导电类型的体区的步骤；(g)在体区的表面上形成第一导电类型的源区的步骤；以及(h)在外围区中的漂移区的表面上形成第二导电类型的第一杂质区的步骤。这里，沟槽在第一方向上被形成在一对第一柱区之间，沟槽的底部到达比体区深的位置，并且多个单位单元中的每个单位单元包括半导体衬底、漂移区、沟槽、一对第一柱区、栅绝缘膜、栅电极、体区以及源区。一对第一柱区被形成在体区下方的漂移区中以与体区物理分离，第一杂质区被连接到体区，并且第二柱区被形成在第一杂质区下方的漂移区中并被连接到第一杂质区。

根据实施例，可以确保半导体器件的可靠性。

附图说明

图1是根据第一实施例的半导体器件的平面图。

图2是根据第一实施例的半导体器件的平面图。

图3是根据第一实施例的半导体器件的截面图。

图4是根据第一实施例的半导体器件在制造过程中的截面图。

图5是半导体器件在从图4继续的制造过程中的截面图。

图6是半导体器件在从图5继续的制造过程中的截面图。

图7是半导体器件在从图6继续的制造过程中的截面图。

图8是半导体器件在从图7继续的制造过程中的截面图。

图9是半导体器件在从图8继续的制造过程中的截面图。

图10是半导体器件在从图9继续的制造过程中的截面图。

图11是半导体器件在从图10继续的制造过程中的截面图。

图12是半导体器件在从图11继续的制造过程中的截面图。

图13是半导体器件在根据修改示例的制造过程中的截面图。

图14是半导体器件在从图13继续的制造过程中的截面图。

图15是半导体器件在从图14继续的制造过程中的截面图。

图16是半导体器件在从图15继续的制造过程中的截面图。

图17是半导体器件在从图16继续的制造过程中的截面图。

图18是根据第二实施例的半导体器件的截面图。

图19是根据第三实施例的半导体器件的截面图。

图20是根据第三实施例的半导体器件在制造过程的示例中的截面图。

图21是根据第三实施例的半导体器件在制造过程的另一示例中的截面图。

图22是根据第四实施例的半导体器件的截面图。

图23是根据所研究示例的半导体器件的截面图。

具体实施方式

在下文中，将参考附图详细描述本发明的实施例。应注意，在用于描述实施例的全部附图中，具有相同功能的构件由相同的附图标记表示，并且适当地省略其冗余描述。此外，在以下描述的实施例中，除非特别需要，一般不再重复描述相同或相似的部分。

此外，在本申请的描述中，X方向、Y方向和Z方向彼此相交，具体地，彼此正交地相交。在本申请中，Z方向被描述为某结构的垂直方向、高度方向或厚度方向。此外，本申请中使用的诸如“平面图”的表述是指由X方向和Y方向构成的平面是“平面”并且该“平面”是从Z方向观察的。

(第一实施例)

图1和图2是作为半导体器件100的半导体芯片的平面图。图1示出了主要形成在半导体衬底SUB上的布线。图2示出了布线下方的结构，并且示出了在半导体衬底SUB的表面附近形成的结构。

如图1所示，半导体器件100的大部分被源布线SW覆盖，并且栅布线GW被形成在源布线SW的外围上。尽管这里未示出，但源布线SW和栅布线GW由保护膜PIQ覆盖。在保护膜PIQ的部分中设置有开口，并且从该开口露出的源布线SW和栅布线GW分别用作源焊盘和栅焊盘。诸如引线接合或夹子(铜板)的外部连接端子被连接到源焊盘和栅焊盘，使得半导体器件100被电连接到另一芯片、布线衬底等。

此外，半导体器件100包括单元区CR和在平面图中围绕单元区CR的外围区OR。单元区CR是其中诸如SJ结构功率MOSFET的主晶体管被形成作为单位单元UC的区域。

如图2所示，在单元区CR中，多个栅电极GE在X方向上延伸。连接多个栅电极GE的栅引线部分被形成在外围区OR和单元区CR之间的边界附近。孔CH2被设置在栅引线部分的上方，并且栅布线GW的部分被嵌入在孔CH2中，使得栅布线GW和多个栅电极GE电连接。

此外，在单元区CR中，在X方向上延伸的多个p型柱区PC1被形成在多个栅电极GE之间。在外围区OR中，在X和Y方向上延伸的多个p型柱区PC2被形成以便围绕单元区CR。这里，将描述两个柱区PC2围绕单元区CR的情况。然而，柱区PC2的数目不限于两个，可以是三个或更多个。

<本发明者们的考虑>

在下文中，将参考图23描述由本发明人研究的示例的半导体器件及其问题。图23是对应于图1和图2所示的放大区域1A的截面图。

如图23所示，所研究示例的半导体器件在单元区CR中包括多个单位单元UC。每个单位单元UC包括：半导体衬底SUB，该半导体衬底SUB具有n型漂移区NV；被形成在漂移区NV的表面上的p型体区PB；被形成在体区PB的表面上的n型源区；被形成在漂移区NV中以便位于体区PB下方的一对p型柱区PC1；被形成在漂移区NV中的沟槽TR；以及被形成在沟槽TR中的栅电极GE，栅绝缘膜GF被插入在沟槽TR与栅电极GE之间。此外，n型漏区ND和漏电极DE被形成在半导体衬底SUB的背表面上。

此外，在每个单位单元UC中，层间绝缘膜IL被形成在半导体衬底SUB上，并且孔CH1被形成在层间绝缘膜IL中。源布线SW被形成在层间绝缘膜IL上以填充孔CH1。另外，在孔CH1的底部，高浓度区PR被形成在体区PB中，高浓度区PR的杂质浓度比体区PB的杂质浓度高。

在单元区CR中，多个柱区PC1在X方向上以相同的间距并且在每个单位单元UC的边界处形成。此外，在外围区OR中，与单元区CR中的柱区PC1等同的柱区PC1以相同的间距形成。注意，为了与单元区CR中的柱区PC1区分开，将外围区OR中的柱区PC1描述为柱区PC2。

此外，p型阱区PW被形成在外围区OR中。p型阱区PW和柱区PC2被提供以确保半导体器件的击穿电压。在单位单元UC的导通(ON)操作时，耗尽层50如图23中的虚线所示扩散。在单元区CR中，多个柱区PC1被布置为彼此等距间隔，因此，耗尽层50的扩散是充分的。然而，在外围区OR中，柱区PC2与阱区PW物理分离，导致耗尽层50的扩散不足的问题。具体而言，存在耗尽层50在X方向上的扩散不足的问题。换言之，在所研究的示例中，发现半导体器件的可靠性可能退化。

<根据第一实施例的半导体器件的结构>

考虑到上述研究示例所面临的问题，本发明人设计了根据第一实施例的半导体器件100。在下文中，将参考图3描述根据第一实施例的半导体器件100。图3是对应于图1和图2所示的放大区域1A的截面图。

如图3所示并且如在所研究的示例中，第一实施例的半导体器件100在单元区CR中包括多个单位单元UC。每个单位单元UC构成SJ结构。首先，将描述单元区CR中的单位单元UC中的每个单位单元UC的结构。

半导体衬底SUB由例如n型硅制成，并且具有由n型半导体层制成的漂移区NV。p型体区被形成在漂移区NV的表面上。n型源区NS被形成在体区PB的表面上。源区NS具有比漂移区NV高的杂质浓度。

该对柱区PC1被形成在漂移区NV中，以便位于体区PB下方。柱区PC1在X方向上延伸，在Y方向上彼此分开且相邻，并且在Z方向上与体区PB物理分离。注意，该对柱区PC1具有比体区PB高的杂质浓度。

沟槽TR被形成在漂移区NV中，使得沟槽TR的底部到达比体区PB深的位置。沟槽TR在X方向上延伸，并且在Y方向上被形成在一对柱区PC1之间。栅电极GE被形成在沟槽TR中，栅绝缘膜GF被插入在沟槽TR与栅电极GE。栅绝缘膜GF例如是氧化硅膜，栅电极GE例如是n型多晶硅膜。

此外，n型漏区ND和漏电极DE被形成在半导体衬底SUB的背表面上。n型漏区ND具有比漂移区NV高的杂质浓度。漏电极DE由例如单层金属膜(诸如铝膜、钛膜、镍膜、金膜或银膜)制成，或者由其中这些金属膜根据需要堆叠的堆叠膜制成。

层间绝缘膜IL被形成在半导体衬底SUB上以覆盖栅电极GE。层间绝缘膜IL例如是氧化硅膜。多个孔CH1被形成在层间绝缘膜IL中。多个孔CH1贯穿层间绝缘膜IL和源区NS，使得孔CH1中的每个孔CH1的底部位于体区PB中。多个孔CH1被设置在平面图中与一对柱区PC1重叠的位置处，并且在X方向上延伸。此外，在多个孔CH1中的每个孔的底部，高浓度区PR被形成在体区PB中，该高浓度区PR具有比体区PB高的杂质浓度。尽管这里未示出，但是多个孔CH2也被形成在层间绝缘膜IL中。

源布线SW被形成在层间绝缘膜IL上以填充多个孔CH1。源布线SW被电连接到源区NS、体区PB和高浓度区PR，并且向这些区提供源电位。诸如聚酰亚胺膜的保护膜PIQ被形成在源布线SW上。注意，栅布线GW也被形成在层间绝缘膜IL上。尽管这里未示出，但是栅布线GW被嵌入在孔CH2中并且被电连接到栅电极GE。栅电位从栅布线GW被施加到栅电极GE。源布线SW和栅布线GW由例如阻挡金属膜和被形成在阻挡金属膜上的导电膜制成。阻挡金属膜例如是氮化钛膜，导电膜例如是铝膜。

注意，源布线SW和栅布线GW可以由填充孔CH1或孔CH2的插塞层、以及被形成在层间绝缘膜IL上的阻挡金属膜和导电膜制成。在这种情况下，插塞层由诸如氮化钛膜的阻挡金属膜和诸如钨膜的导电膜制成。

半导体器件100可以应用于例如被包括在DC/DC转换器中的高侧MOSFET和低侧MOSFET。此外，在DC/DC转换器用作电动机驱动电路的情况下，通过将栅极GE短路到源布线SW，可以将低侧MOSFET用作二极管。这里，由电动机生成的电动力(电感)使电压Vds被施加在用于二极管的MOSFET的源极和漏极之间，使输出电容改变，并且使反向恢复电流生成。当输出电容高度依赖于电压Vds时，反向恢复电流迅速生成并表现为噪声。为了降低该噪声，可以考虑提供缓冲电路(MIM电容器)等。然而，缓冲电路将限制MOSFET的高速操作。

这里，第一实施例的柱区PC1与体区PB物理分离。因此，没有源电位施加到该对柱区PC1，并且该对柱区PC1具有浮动结构。在浮动结构的情况下，在热平衡状态(电压VdS＝0V)期间，从柱区PC1和体区PB生成的耗尽层被分离。因此，与柱区PC1被物理地连接到体区PB的情况相比，可以减轻输出电容在正偏置(电压Vds>0V)时的快速变化。因此，可以在不提供缓冲电路的情况下降低噪声。

p型阱区(杂质区)PW被形成在外围区OR中的漂移区NV的表面上。阱区PW被连接到体区PB。此外，多个柱区PC2被形成在阱区PW下方的漂移区NV中。注意，阱区PW的杂质浓度低于体区PB的杂质浓度，并且柱区PC1和PC2中的每一者的杂质浓度高于阱区PW和体区PB中的每一者的杂质浓度。

如在第一实施例中所研究的示例中，多个柱区PC1和PC2被布置为彼此等距间隔。在所研究的示例中，柱区PC2的厚度与柱区PC1的厚度相同，而在第一实施例中，柱区PC2的厚度比柱区PC1的厚度厚。因此，多个柱区PC2被连接到阱区PW。换言之，多个柱区PC2经由体区PB和阱区PW被电连接到源布线SW。因此，来自源布线SW的源电位经由体区PB和阱区PW被施加到多个柱区PC2。

在单位单元UC的导通操作时，耗尽层50的扩散是充分的，如图3中的虚线所示。因此，可以确保外围区OR中的击穿电压，由此可以确保半导体器件100的可靠性。

注意，多个柱区PC2中的所有柱区不需要比柱区PC1的厚度厚，并且不需要连接到阱区PW。然而，多个柱区PC2中最外面的柱区PC2被形成为比柱区PC1的厚度厚并且被连接到阱区PW是必须的。注意，最外面的柱区PC2是位于离单元区CR最远的柱区PC2，并且是最靠近半导体器件100的端部(半导体芯片的端部)的柱区PC2。

<制造半导体器件的方法>

在下文中，将参考图4至图12描述制造根据第一实施例的半导体器件100的方法。如图3所示，图4至图12是与图1和图2所示的放大区域1A对应的截面图。

首先，如图4所示，制备半导体衬底SUB，该半导体衬底SUB具有由n型半导体层制成的漂移区NV。漂移区NV可以通过例如在n型硅衬底上生长硅层同时通过外延生长法引入磷(P)来形成。

如图5所示，在单元区CR中的漂移区NV中形成沟槽TR。首先，通过例如CVD方法在半导体衬底SUB上形成由例如氧化硅膜制成的绝缘膜IF1。接下来，通过光刻法在绝缘膜IF1上形成具有开口的抗蚀剂图案RP1。接下来，使用抗蚀剂图案RP1作为掩模在从开口露出的绝缘膜IF1和漂移区NV上执行干法蚀刻工艺，以在漂移区NV中形成沟槽TR。随后，通过灰化工艺去除抗蚀剂图案RP1，并且通过使用例如氢氟酸的湿法蚀刻工艺去除绝缘膜IF1。

如图6所示，在单元区CR和外围区OR中的漂移区NV中形成p型柱区PC1。首先，通过例如CVD方法在半导体衬底SUB上形成由例如氧化硅膜制成的绝缘膜IF2，以填充沟槽TR。接下来，通过例如CMP方法或干法蚀刻工艺去除位于该对沟槽TR外部的绝缘膜IF2。

接下来，通过例如CVD方法在半导体衬底SUB上依次形成绝缘膜IF3、绝缘膜IF4和绝缘膜IF5。绝缘膜IF3和IF5例如是氧化硅膜，绝缘膜IF4例如是氮化硅膜。注意，绝缘膜IF5的厚度比绝缘膜IF3和IF4中的每一者的厚度厚。

接下来，在绝缘膜IF5上形成抗蚀剂图案RP2，并且使用抗蚀剂图案RP2作为掩模执行干法蚀刻工艺，以选择性地对绝缘膜IF5进行图案化并在绝缘膜IF5中形成到达绝缘膜IF4的开口。接下来，使用抗蚀剂图案RP2和绝缘膜IF5作为掩模并使用绝缘膜IF3和IF4作为保护膜来执行例如硼(B)等的离子注入，该保护膜用于保护半导体衬底SUB的表面。结果，p型柱区PC1被形成在位于绝缘膜IF5的开口下方的漂移区NV中。

注意，被形成在外围区OR中的漂移区NV中的柱区PC1被形成作为柱区PC2的部分。随后，通过灰化工艺去除抗蚀剂图案RP2。

如图7所示，在外围区OR中的漂移区NV中形成p型柱区PC2。首先，抗蚀剂图案RP3被形成在绝缘膜IF5上，该抗蚀剂图案RP3覆盖单元区CR中的绝缘膜IF5的开口并具有暴露外围区OR中的绝缘膜IF5的开口的图案。接下来，使用抗蚀剂图案RP3和绝缘膜IF5作为掩模在外围区OR上执行例如硼(B)等的选择性离子注入。结果，柱区PC2的一部分被形成在柱区PC2的另一部分(柱区PC1)上方的漂移区NV中。

注意，图7中的离子注入以比图6中的离子注入低的注入能量执行，并且执行多次。适当地调整注入能量，使得在随后的步骤中形成具有允许与阱区PW接触的厚度的柱区PC2。随后，通过灰化工艺去除抗蚀剂图案RP3。

如图8所示，通过湿法蚀刻工艺依次去除绝缘膜IF5、绝缘膜IF4、绝缘膜IF3和绝缘膜IF2。首先，通过使用例如氢氟酸的湿法蚀刻工艺去除绝缘膜IF5。接下来，通过使用例如磷酸的湿法蚀刻工艺去除绝缘膜IF4。接下来，通过使用例如氢氟酸的湿法蚀刻工艺去除绝缘膜IF3和IF2。结果，包括沟槽TR内部的半导体衬底SUB的表面被暴露。

如图9所示，在沟槽TR中形成栅电极GE，栅绝缘膜GF被插入在沟槽TR与栅电极GE之间。首先，通过例如热氧化法在包括沟槽TR内部的半导体衬底SUB上形成由氧化硅膜制成的栅绝缘膜GF。接下来，通过例如CVD方法在半导体衬底SUB上形成其中例如n型杂质被引入的多晶硅膜以填充沟槽TR，栅绝缘膜GF被插入在沟槽TR与多晶硅膜之间。接下来，通过例如CMP方法或干法蚀刻工艺去除位于沟槽TR外部的多晶硅膜。

如图10所示，首先，通过光刻法和离子注入法将硼(B)等引入到外围区OR中的漂移区NV的表面，形成p型阱区PW。接下来，通过光刻法和离子注入法将硼(B)等引入到单元区CR中的漂移区NV的表面，形成p型体区PB。接下来，通过光刻法和离子注入法将砷(As)等引入到体区PB的表面，形成n型源区NS。

如图11所示，在半导体衬底SUB上形成层间绝缘膜IL，在单元区CR中的层间绝缘膜IL中形成孔CH1，并且在体区PB中形成高浓度区PR。首先，通过例如CVD方法在半导体衬底SUB上形成由例如氧化硅膜制成的层间绝缘膜IL，以覆盖栅电极GE。接下来，通过光刻法和干蚀刻工艺形成贯穿层间绝缘膜IL和源区NS的孔CH1。孔CH1的底部位于体区PB中。接下来，在孔CH1的底部，在体区PB的内部进行对硼(B)等的离子注入，使得p型高浓度区PR被形成，该高浓度区PR具有比体区PB高的杂质浓度。

随后，尽管未示出，但通过光刻法和干法蚀刻工艺在位于被设置在栅引线部分中的栅电极GE的部分上的层间绝缘膜IL的部分中形成孔CH2。

如图12所示，在层间绝缘膜IL上形成源布线SW，在源布线SW上形成保护膜PIQ。首先，通过溅射法或CVD方法在层间绝缘膜IL上形成堆叠膜以填充孔CH1，该堆叠膜包括由例如氮化钛膜制成的阻挡金属膜和由例如铝膜制成的导电膜。接下来，通过对堆叠膜进行图案化，形成源布线SW。尽管这里未示出，但栅布线GW也在与形成源布线SW相同的步骤中被形成在层间绝缘膜IL上，以填充孔CH2。接下来，通过例如涂覆法在源布线SW和栅布线GW上形成由例如聚酰亚胺膜制成的保护膜PIQ。随后，尽管未示出，但保护膜PIQ的部分被开口以暴露在源布线SW和栅布线GW上分别成为源焊盘和栅焊盘的区域。

在图12之后，首先，根据需要抛光半导体衬底SUB的背表面。接下来，通过离子注入将例如砷(As)等引入到半导体衬底SUB的背表面，形成n型漏区ND。接下来，通过溅射法在漏区ND上形成漏电极DE。

通过上述步骤，制造图3所示的半导体器件100。

(修改示例)

在下文中，将参考图13至图17制造根据修改示例的描述半导体器件的方法。注意，在以下的描述中，将主要描述与第一实施例的不同之处，适当地省略与第一实施例重复的描述。

在修改示例中，诸如柱区PC1的每个组件的制造顺序与第一实施例不同。然而，制造每个组件本身的步骤与第一实施例的步骤基本相同。因此，下面将主要描述制造每个组件的顺序，并且将适当地省略对步骤本身的详细描述。

根据修改示例的制造半导体器件的方法与第一实施例中直到图5的方法相同。在图5的步骤之后，如图13所示，在外围区OR中的漂移区NV的表面上形成阱区PW。接下来，在单元区CR中的漂移区NV中形成沟槽TR。

接下来，如图14所示，在沟槽TR中形成栅电极GE，栅绝缘膜GF被插入在栅电极GE与沟槽TR之间。接下来，如图15所示，在单元区CR中的漂移区NV的表面上形成体区PB，并且在体区PB的表面上形成源区NS。

接下来，如图16所示，通过例如CVD方法在半导体衬底SUB上的栅绝缘膜GF上依次形成绝缘膜IF3、绝缘膜IF4和绝缘膜IF5。接下来，在绝缘膜IF5上形成抗蚀剂图案RP2，并且使用抗蚀剂图案RP2作为掩模执行干法蚀刻工艺，以选择性地对绝缘膜IF5进行图案化并在绝缘膜IF5中形成到达绝缘膜IF4的开口。

接下来，使用抗蚀剂图案RP2和绝缘膜IF5作为掩模进行对例如硼(B)等的离子注入。结果，p型柱区PC1被形成在位于绝缘膜IF5的开口下方的漂移区NV中。如在第一实施例中，被形成在外围区OR中的漂移区NV中的柱区PC1被形成作为柱区PC2的一部分。随后，通过灰化工艺去除抗蚀剂图案RP2。

接下来，如图17所示，在绝缘膜IF5上形成与第一实施例的抗蚀剂图案RP3类似的抗蚀剂图案RP3。接下来，使用抗蚀剂图案RP3和绝缘膜IF5作为掩模对外围区OR执行例如硼(B)等的选择性离子注入。结果，柱区PC2的一部分被形成在柱区PC2的另一部分(柱区PC1)上方的漂移区NV中。

随后，通过灰化工艺去除抗蚀剂图案RP3，并且通过湿法蚀刻工艺依次去除绝缘膜IF5、绝缘膜IF4和绝缘膜IF3。这里，半导体衬底SUB上的栅绝缘膜GF可以与绝缘膜IF3一起被去除，或者可以原样保留。此外，绝缘膜IF3可以原样保留而不被去除。

随后，执行在第一实施例中所描述的图11之后的步骤。以此方式，可以通过根据修改示例的制造半导体器件的方法来制造图3中所示的半导体器件100。

(第二实施例)

在下文中，将参考图18描述根据第二实施例的半导体器件100。注意，在以下的描述中，将主要描述与第一实施例的不同之处，适当地省略与第一实施例重复的描述。

如图18所示，第二实施例中的柱区PC2具有与柱区PC1相同的配置，并且是通过与柱区PC1相同的离子注入来形成的。因此，柱区PC2的厚度与单元区CR中的柱区PC1的厚度相同。然而，在第二实施例中，阱区PW的厚度比体区PB的厚度厚。因此，在第二实施例中，柱区PC2被连接到阱区PW。因此，由于耗尽层50的扩散是充分的，可以确保外围区OR中的击穿电压，由此可以确保半导体器件100的可靠性。

注意，第二实施例中的阱区PW可以通过多次执行对阱区PW的离子注入而形成，使得每次注入能量不同。以这种方式形成阱区PW，因此，在第二实施例中，不需要添加新的掩模来形成阱区PW。

此外，通过与使用图6所示的抗蚀剂图案RP2的柱区PC1相同的离子注入形成柱区PC2，因此，可以省略使用图7所示的抗蚀剂图案RP3的离子注入。因此，在第二实施例中，与第一实施例相比，可以简化制造过程。

(第三实施例)

在下文中，将参考图19至图21描述根据第三实施例的半导体器件100。注意，在以下的描述中，将主要描述与第一实施例的不同之处，适当地省略与第一实施例重复的描述。

如图19所示，在第三实施例中，柱区PC2的厚度基本上与单元区CR中的柱区PC1的厚度相同。然而，柱区PC2的底部的位置比柱区PC1的底部的位置浅。在第三实施例中，柱区PC2被连接到阱区PW。因此，由于耗尽层50的扩散是充分的，可以确保外围区OR中的击穿电压，由此可以确保半导体器件100的可靠性。

第三实施例中的柱区PC2是通过与柱区PC1相同的离子注入来形成的。在堆叠膜被形成的状态下执行该离子注入，该堆叠膜包括被形成在漂移区NV上的绝缘膜IF3和IF4。在第三实施例中，外围区OR中的堆叠膜的厚度与单元区CR中的堆叠膜的厚度不同，并且比单元区CR中的堆叠膜的厚度厚。因此，当对外围区OR和单元区CR执行相同的离子注入时，柱区PC2的底部在外围区OR中的位置变得比柱区PC1的底部在单元区CR中的位置浅。

代替第一实施例的图6和图7，在图20或图21所示的状态下执行这种离子注入。

在图20中，外围区OR中的绝缘膜IF4的厚度比单元区CR中的绝缘膜IF4的厚度厚。为了实现这种状态，具有比在第一实施例中厚的厚度的绝缘膜IF4被形成，其后，通过光刻法和干法蚀刻工艺选择性地减薄单元区CR中的绝缘膜IF4的厚度。随后，如在第一实施例中，形成绝缘膜IF5和抗蚀剂图案RP2，在绝缘膜IF5中形成开口，然后执行离子注入。

在图21中，外围区OR中的绝缘膜IF3的厚度比单元区CR中的绝缘膜IF3的厚度厚。为了实现这种状态，具有比在第一实施例中厚的厚度的绝缘膜IF3被形成，然后，通过光刻法和干法蚀刻工艺选择性地减薄单元区CR中的绝缘膜IF3的厚度。随后，如在第一实施例中，形成绝缘膜IF4、绝缘膜IF5和抗蚀剂图案RP2，在绝缘膜IF5中形成开口，然后执行离子注入。

注意，在将这种离子注入应用于修改示例的制造方法的情况下，可以应用图20或图21中所示的技术构思来代替修改示例中的图16和图17的技术构思。

(第四实施例)

在下文中，将参考图22描述根据第四实施例的半导体器件100。注意，在以下的描述中，将主要描述与第一实施例的不同之处，适当地省略与第一实施例重复的描述。

第四实施例的单位单元UC中的每个单位单元UC构成具有一对沟槽TR和一对栅电极GE的多沟槽SJ结构。该对沟槽TR在Y方向上位于该对柱区PC1之间，但是在该对沟槽TR之间没有提供柱区PC1。将这种单位单元UC应用于单元区CR使得可以减小标准化导通电阻(Rsp)(参见专利文件1)。此外，在第四实施例中，可以确保外围区OR中的击穿电压，由此可以确保半导体器件100的可靠性。

注意，在第四实施例中所公开的多沟槽SJ结构的单位单元UC可以应用于第二或第三实施例。

在上文中，基于实施例对本发明进行了具体描述。然而，本发明并不限定于上述实施例，并且能够在本发明的范围内进行各种修改和更改。