一种半导体器件与半导体器件制作方法

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种半导体器件与半导体器件制作方法。

背景技术

传统的SiC MOSFET器件结构中，一般采用SiO

同时，Al金属融化成液态，造成热膨胀系数的急剧变化，和层间介质层之间因热失配产生巨大的应力，进而产生裂纹，融化的Al通过裂纹侵蚀渗透到栅极，造成短路失效和浪涌失效，严重影响器件的可靠性。

综上，现有技术中存在器件在短路或者浪涌情况下的可靠性较差的问题。

发明内容

本申请的目的在于提供一种半导体器件与半导体器件制作方法，以解决现有技术中存在的器件在短路或者浪涌情况下的稳定性较差的问题。

为了解决上述问题，本申请提供了以下技术方案：

一方面，本申请实施例提供了一种半导体器件，所述半导体器件包括：

第一类型外延片，其中，所述外延片上设置有第二类型阱区及位于所述阱区内的第一类型掺杂区；

位于所述外延片背面的第一金属层；

位于所述外延片正面且与所述第一类型掺杂区接触的栅氧层；

位于所述外延片正面且除所述栅氧层以外区域的接触层；

位于所述栅氧层远离所述外延片一侧的多晶硅层；

位于所述多晶硅层远离所述外延片一侧的应力缓冲层；

位于所述应力缓冲层与所述接触层远离所述外延片一侧的阻挡层；

位于所述阻挡层远离所述外延片一侧的第二金属层；其中，

所述应力缓冲层用于降低所述半导体器件材料的层间应力，所述阻挡层用于隔离所述第二金属层。

可选地，所述应力缓冲层包括：

位于所述栅氧层远离所述外延片一侧的第一层间介质层；

位于所述第一层间介质层远离所述外延片一侧的第二层间介质层；

位于所述第二层间介质层远离所述外延片一侧的第三层间介质层；其中，

所述第一层间介质层与所述第二层间介质层用于阻挡水汽与离子；所述第三层间介质层用于降低所述半导体器件的应力。

可选地，所述第一层间介质层包括氮氧化硅层，所述第二层间介质层包括HTO层，所述第三层间介质层包括BPSG层。

可选地，所述阻挡层包括：

位于所述应力缓冲层远离所述外延片一侧的阻挡介质层；

位于所述阻挡介质层与所述接触层远离所述外延片一侧的阻挡金属层；其中，

所述阻挡金属层用于隔离所述第二金属层与接触层；

所述阻挡介质层用于隔离所述阻挡金属层与所述应力缓冲层。

可选地，所述阻挡介质层的材料包括SiN、SiCN、SiNH、SiCH、SiCNH中至少一种；所述阻挡金属层的材料包括TiN、TaN中至少一种；所述接触层的材料包括Ni，所述第二金属层的材料包括Al。

可选地，所述半导体器件还包括：

位于所述多晶硅层与所述应力缓冲层之间的钝化层。

可选地，所述第一类型为N型，所述第二类型为P型；或，

所述第一类型为P型，所述第二类型为N型。

另一方面，本申请实施例还提供了一种半导体器件制作方法，所述方法包括：

提供第一类型外延片，其中，所述外延片上设置有第二类型阱区及位于所述阱区内的第一类型掺杂区；

基于所述外延片正面且与所述第一类型掺杂区接触的区域制作栅氧层；

基于所述栅氧层远离所述外延片的一侧制作多晶硅层；

基于所述多晶硅层远离所述外延片的一侧制作应力缓冲层；

刻蚀并去除多余的栅氧层与应力缓冲层；

基于所述外延片正面且除所述栅氧层以外的区域制作接触层；

基于所述应力缓冲层与所述接触层远离所述外延片的一侧制作阻挡层；

基于所述阻挡层远离所述外延片的一侧制作第二金属层并基于所述外延片的背面制作第一金属层；其中，

所述应力缓冲层用于降低所述半导体器件材料的层间应力，所述阻挡层用于隔离所述第二金属层。

可选地，基于所述多晶硅层远离所述外延片的一侧制作应力缓冲层的步骤包括：

基于所述栅氧层远离所述外延片的一侧制作第一层间介质层；

基于所述第一层间介质层远离所述外延片的一侧制作第二层间介质层；

基于所述第二层间介质层远离所述外延片的一侧制作第三层间介质层；其中，

所述第一层间介质层与所述第二层间介质层用于阻挡水汽与离子；所述第三层间介质层用于降低所述半导体器件的应力。

可选地，基于所述应力缓冲层与所述接触层远离所述外延片的一侧制作阻挡层的步骤包括：

基于所述应力缓冲层远离所述外延片的一侧制作阻挡介质层；

基于所述阻挡介质层与所述接触层远离所述外延片一侧制作阻挡金属层；其中，

所述阻挡金属层用于隔离所述第二金属层与接触层；

所述阻挡介质层用于隔离所述阻挡金属层与所述应力缓冲层。

相对于现有技术，本申请实施例具有以下有益效果：

本申请提供了一种半导体器件与半导体器件制作方法，该半导体器件包括第一类型外延片，其中，外延片上设置有第二类型阱区及位于阱区内的第一类型掺杂区，位于外延片背面的第一金属层，位于外延片正面且与第一类型掺杂区接触的栅氧层，位于外延片正面且除栅氧层以外区域的接触层，位于栅氧层远离外延片一侧的多晶硅层，位于多晶硅层远离外延片一侧的应力缓冲层，位于应力缓冲层与接触层远离外延片一侧的阻挡层，位于阻挡层远离外延片一侧的第二金属层；其中，应力缓冲层用于降低半导体器件材料的层间应力，阻挡层用于隔离第二金属层。由于本申请在传统的器件结构上，增设了阻挡层与应力缓冲层，且阻挡层与应力缓冲层能够起到降低器件材料层间应力与隔离第二金属层的效果，因此当出现短路或者浪涌情况时，不容易出现裂纹或失效的情况，提升了器件在短路或者浪涌情况下的可靠性。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为现有技术中MOSFET器件的剖面示意图。

图2为现有技术中MOSFET器件的剖面材料示意图。

图3为本申请实施例中半导体器件的剖面示意图。

图4为本申请实施例中半导体器件的剖面材料示意图。

图5为本申请实施例中半导体器件制作方法的示例性流程图。

图6为本申请实施例中S101对应的剖面示意图。

图7为本申请实施例中多晶硅层表面高温氧化形成钝化层的剖面示意图。

图中：

101-衬底；102-外延层；103-第二类型阱区；104-第一类型掺杂区；105-栅氧层；106-接触层；107-多晶硅层；108-钝化层；109-第一层间介质层；110-第二层间介质层；111-第三层间介质层；112-阻挡介质层；113-阻挡金属层；114-第二金属层；115-P+区；116-第一金属层。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

正如背景技术中所述，现有的SiC MOSFET器件在短路或者浪涌情况下存在可靠性较差的问题。

请参阅图1与图2，为现有技术中常规的MOSFET器件的剖面示意图。其中，在该器件结构中，层间介质层的材料一般为SiO

有鉴于此，为了解决上述问题，本申请提供了半导体器件，通过增设应力缓冲层与阻挡层的方式，实现材料的层间应力缓冲以及避免出现金属Al与其它层级的材料发生反应的情况。

下面对本申请提供的半导体器件进行示例性说明：

作为一种可选的实现方式，请参阅图3，该半导体器件包括：第一类型外延片，其中，外延片上设置有第二类型阱区103及位于阱区内的第一类型掺杂区104；位于外延片背面的第一金属层116；位于外延片正面且与第一类型掺杂区104接触的栅氧层105；位于外延片正面且除栅氧层105以外区域的接触层106；位于栅氧层105远离外延片一侧的多晶硅层107；位于多晶硅层107远离外延片一侧的应力缓冲层；位于应力缓冲层与接触层106远离外延片一侧的阻挡层；位于阻挡层远离外延片一侧的第二金属层114；其中，应力缓冲层用于降低半导体器件材料的层间应力，阻挡层用于隔离第二金属层114。

相比于图1中所示的传统的半导体器件，本申请提供的半导体器件中，增设了应力缓冲层与阻挡层，应力缓冲层能够实现半导体器件的应力缓冲，使得即使在出现高温导致第二金属层114融化的情况时，第二金属层114与层间介质层之间的应力也可以相对较小，不易在层间介质层上产生裂纹，进而避免了融化的金属通过裂纹侵蚀渗透到栅极的情况产生。而通过设置阻挡层，可以避免了第二金属层114与层间介质层、欧姆接触层106的直接接触，进而避免了在高温状态下，第二金属层114与其它材料之间直接反应，提升半导体器件在的高温状态下的可靠性。

需要说明的是，本申请所述第一类型与第二类型，指的是N型与P型，当第一类型为N型时，第二类型为P型；当第一类型为P型时，第二类型为N型。请参阅图4，本申请中，以第一类型为N型，第二类型为P型为例进行说明。

在此基础上，衬底101与外延层102均可采用N型SiC材料，在外延片上，设置有P阱区与P+区115，P阱区内设置与N型掺杂区。

栅氧层105一般采用二氧化硅材料，N型掺杂的多晶硅层107作为导电层。在一种实现方式中，半导体器件还包括位于多晶硅层107与应力缓冲层之间的钝化层108。该钝化层108可以为二氧化硅层，示例性地，本申请采用高温氧化的方式在多晶硅层107的表面制作二氧化硅薄膜。因此，本申请提供的钝化层108的致密性更强，阻挡特性更好，提升了防止离子玷污的效果，同时，高温可缓解释放多晶硅刻蚀后残余内应力，稳固器件形貌。

作为一种实现方式，应力缓冲层可以包括三层结构，分别为位于栅氧层105远离外延片一侧的第一层间介质层109，位于第一层间介质层109远离外延片一侧的第二层间介质层110，以及位于第二层间介质层110远离外延片一侧的第三层间介质层111。其中，第一层间介质层109与第二层间介质层110用于阻挡水汽与离子；第三层间介质层111用于降低半导体器件的应力。

其中，第一层间介质层109包括氮氧化硅层，第二层间介质层110包括HTO层，第三层间介质层111包括BPSG层。

需要说明的是，第一层间介质层109采用SiON材料，其制备工艺中的温度相对较低，且厚度相对较薄，SiON材料的热稳定性好，能够降低膜应力；且SiON能有效防止上层B、P、Na离子和水汽渗透到器件区域，同时膜中氮N原子起到钝化作用，可改善界面特性，有效降低热载流子的数量级，保护衬底101栅极和栅氧层105，提高阈值电压Vt稳定性，降低栅氧失效率，提高器件可靠性。

第二层间介质层110为采用高温沉积生成的HTO材料，即高温氧化层，其也为二氧化硅层，高温沉积SiO

在此，需要强调的是，在逐层接触的三层（钝化层108、第一层间介质层109以及第二层间介质层110）中，钝化层108采用高温氧化形成，第二层间介质层110采用高温沉积形成，而第一层间介质层109在较低温度下形成，因此，三层结构组成了“三明治”结构，使得整体应力更低，并且，钝化层108与第二层间介质层110的致密性较好，通过该三层结构的设置，能够使得阻挡特性更好。

第三层间介质层111为BPSG层，即硼磷硅玻璃，其具有高温流动能力强，应力小的特点，降低短路时或者浪涌大电流下高温热失配应力导致的层间介质层裂纹贯穿失效问题，提高短路耐量。

基于上述，在三层应力缓冲层中，第一层间介质层109与第二层间介质层110主要用于实现阻挡水汽与离子，第三层间介质层111主要用于减小应力。

作为一种实现方式，阻挡层包括两层，分别为位于应力缓冲层远离外延片一侧的阻挡介质层112，以及位于阻挡介质层112与接触层106远离外延片一侧的阻挡金属层113；其中，阻挡金属层113用于隔离第二金属层114与接触层106；阻挡介质层112用于隔离阻挡金属层113与应力缓冲层。

可以理解地，针对阻挡金属层113与阻挡介质层112的材料选择，需要满足阻挡金属层113与第二金属层114、接触层106在高温下均不易发生反应，阻挡介质层112与隔离阻挡金属层113、第三层间介质层111在高温下也不易发生反应。

作为示例，阻挡介质层112的材料包括SiN、SiCN、SiNH、SiCH、SiCNH中至少一种；阻挡金属层113的材料包括TiN、TaN中至少一种；接触层106的材料包括Ni，第二金属层114的材料包括Al。

基于上述结构，可以理解地，在第二金属层114与层间介质层之间增设阻挡金属层113，可以阻止高温下金属铝与SiO

通过本申请提供的半导体器件，可以实现防止Al高温熔融后和其他材料的反应，钝化保护效果更佳，有效防止高温下液态Al对层间介质的侵蚀和渗透，同时整体结构的高温应力缓冲效果好，可使电性能更稳定，栅氧失效率更低，以及提高器件的短路和浪涌可靠性。

基于上述实现方式，请参阅图5，本申请实施例还提供了一种半导体器件制作方法，该方法包括：

S101，提供第一类型外延片，其中，外延片上设置有第二类型阱区103及位于阱区内的第一类型掺杂区104；

S102，基于外延片正面且与第一类型掺杂区104接触的区域制作栅氧层105；

S103，基于栅氧层105远离外延片的一侧制作多晶硅层107；

S104，基于多晶硅层107远离外延片的一侧制作应力缓冲层；

S105，刻蚀并去除多余的栅氧层105与应力缓冲层；

S106，基于外延片正面且除栅氧层105以外的区域制作接触层106；

S107，基于应力缓冲层与接触层106远离外延片的一侧制作阻挡层；

S108，基于阻挡层远离外延片的一侧制作第二金属层114；

S109，基于外延片的背面制作第一金属层116；

其中，应力缓冲层用于降低半导体器件材料的层间应力，阻挡层用于隔离第二金属层114。

其中，S105包括：

基于栅氧层105远离外延片的一侧制作第一层间介质层109；

基于第一层间介质层109远离外延片的一侧制作第二层间介质层110；

基于第二层间介质层110远离外延片的一侧制作第三层间介质层111；其中，

第一层间介质层109与第二层间介质层110用于阻挡水汽与离子；第三层间介质层111用于降低半导体器件的应力。

S106包括：

基于应力缓冲层远离外延片的一侧制作阻挡介质层112；

基于阻挡介质层112与接触层106远离外延片一侧制作阻挡金属层113；其中，

阻挡金属层113用于隔离第二金属层114与接触层106；

阻挡介质层112用于隔离阻挡金属层113与应力缓冲层。

具体地，请参阅图6，首先提供一第一类型外延片，本申请中，第一类型选用N型，第二类型选用P型。在具体工艺中，首先沿衬底101的表面生长外延层102，接着在外延层102的特定区域进行离子注入，形成第二类型阱区103，接着，在第二类型阱区103中进行离子注入，进而在第二类型阱区103中形成第一类型掺杂区104，并在第二类型阱区103形成第二类型掺杂区，即P+区115，之后进行高温退火工艺。

之后，在外延片上制作栅氧层105与多晶硅层107。并且，请参阅图7，本申请采用多晶硅氧化工艺在多晶硅表面形成钝化层108。高温氧化层可钝化保护栅极；且高温可释放多晶硅刻蚀后残余内应力，稳固器件形貌。

之后在制作应力缓冲层时，针对第一层间介质层109，其厚度可以为400~500埃，材料可以为SiON，经过化学反应SiH

针对第二层间介质层110，其厚度可以为7000~8000埃，材料可以为HTO，经过高温沉积形成，具体地，通过DCS（SiH

针对的第三层间介质层111，其厚度可以为8000~9000埃，材料可以为BPSG通过TEOS+O

之后刻蚀并去除多余的栅氧层105与应力缓冲层并基于外延片正面且除栅氧层105以外的区域制作接触层106。

接着，采用PECVD工艺制作1000~2000埃的阻挡介质层112，其材料包括SiN/SiCN/SiNH/SiCH/SiCNH。再采用PVD工艺制作2000~3000埃的阻挡金属层113，最后采用PVD工艺沉积4000~5000埃的金属铝，作为第二金属层114，并基于外延片的背面制作第一金属层116，第一金属层116作为器件漏极。

综上所述，本申请提供了一种半导体器件与半导体器件制作方法，该半导体器件包括第一类型外延片，其中，外延片上设置有第二类型阱区103及位于阱区内的第一类型掺杂区104，位于外延片背面的第一金属层116，位于外延片正面且与第一类型掺杂区104接触的栅氧层105，位于外延片正面且除栅氧层105以外区域的接触层106，位于栅氧层105远离外延片一侧的多晶硅层107，位于多晶硅层107远离外延片一侧的应力缓冲层，位于应力缓冲层与接触层106远离外延片一侧的阻挡层，位于阻挡层远离外延片一侧的第二金属层114；其中，应力缓冲层用于降低半导体器件材料的层间应力，阻挡层用于隔离第二金属层114。由于本申请在传统的器件结构上，增设了阻挡层与应力缓冲层，且阻挡层与应力缓冲层能够起到降低器件材料的层间应力与隔离第二金属层114的效果，因此当出现短路或者浪涌情况时，不容易出现裂纹或失效的情况，提升了器件在短路或者浪涌情况下的可靠性。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。