半导体器件和制造半导体器件的方法

相关申请的交叉引用

本申请要求于2022年6月15日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2022-0072567的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本发明构思的示例实施例涉及半导体器件和制造半导体器件的方法。更具体地，本发明构思的示例实施例涉及制造包括线和空间的重复图案的半导体器件的方法。

背景技术

通常，半导体器件可以在衬底的主芯片区域中包括线和空间的重复图案。由于图案的线宽度和空间的小型化，可能不容易在衬底的整个区域各处形成具有均匀的线宽度和高度的图案。

发明内容

本发明构思的示例实施例提供了一种制造包括线和空间的重复图案的半导体器件的方法。

根据本发明构思的示例实施例，一种制造半导体器件的方法包括：在包括主芯片区域和划片道区域的衬底上形成掩模层、第一分离层、第一芯模层、第二分离层和第二芯模层；对所述第二芯模层进行图案化以在所述主芯片区域和所述划片道区域上形成第二芯模图案，所述第二芯模图案在第一方向上延伸并且彼此分离；在所述主芯片区域和所述划片道区域中的所述第二芯模图案上形成第一间隔物；去除所述第二芯模图案；通过使用所述第一间隔物来对所述第二分离层和所述第一芯模层进行图案化以形成第一结构，所述第一结构包括第一芯模图案和堆叠在所述第一芯模图案上的第二分离层图案；在所述主芯片区域和所述划片道区域中的所述第一结构上和所述第一分离层上形成第二间隔物；各向异性地蚀刻所述第二间隔物层，以在所述主芯片区域的所述第一结构的侧壁上形成第二间隔物，并在所述划片道区域的所述第一结构的所述侧壁上形成第一虚设图案和对准关键图案；以及在所述第一分离层上旋转涂布旋涂(spin-on)硬掩模层，其中，所述旋涂硬掩模层覆盖所述第一结构、所述第一虚设图案和所述对准关键图案。

根据本发明构思的示例实施例，一种制造半导体器件的方法包括：在包括主芯片区域和划片道区域的衬底上形成掩模层、第一分离层、第一芯模层、第二分离层和第二芯模层；对所述第二芯模层进行图案化以在所述主芯片区域和所述划片道区域上形成第二芯模图案，所述第二芯模图案在第一方向上延伸并且彼此分离；在所述主芯片区域和所述划片道区域中的所述第二芯模图案的所述侧壁上形成第一间隔物，其中，所述第一间隔物具有第一目标线宽度；去除所述第二芯模图案；使用所述第一间隔物来对所述第二分离层和所述第一芯模层进行图案化以形成第一结构，所述第一结构包括第一芯模图案和堆叠在所述第一芯模图案上的第二分离层图案并且在所述第一方向上延伸；在所述主芯片区域和所述划片道区域中的所述第一结构上和所述第一分离层上形成第二间隔物；各向异性地蚀刻所述第二间隔物层，以在所述主芯片区域的所述第一结构的侧壁上形成具有所述第一目标线宽度的第二间隔物，并在所述划片道区域的所述第一结构的所述侧壁上形成具有所述第一目标线宽度的第一虚设图案和具有所述第一目标线宽度的对准关键图案；在所述第一分离层上旋转涂布旋涂硬掩模层，其中，所述旋涂硬掩模层覆盖所述第一结构、所述第一虚设图案和所述对准关键图案；在所述旋涂硬掩模层上形成光刻胶图案，其中，所述光刻胶图案暴露所述主芯片区域；通过使用所述光刻胶图案作为蚀刻掩模来去除所述主芯片区域中的所述第一结构和所述旋涂硬掩模层；以及使用所述主芯片区域中的所述第二间隔物作为蚀刻掩模来蚀刻所述掩模层以形成掩模图案。

根据本发明构思的示例实施例，一种半导体器件包括：衬底，所述衬底包括主芯片区域和划片道区域；单元图案结构，所述单元图案结构形成在所述衬底的所述主芯片区域上，其中，在第一方向上延伸的间隔物彼此分离并且重复地布置；虚设图案结构，所述虚设图案结构形成在所述衬底的所述划片道区域上，其中，在所述第一方向上延伸的第一虚设图案彼此分离并且重复地布置；以及对准关键图案结构，所述对准关键图案结构形成在所述衬底的所述划片道区域上，其中，在所述第一方向上延伸的对准关键图案彼此分离并且重复地布置。

附图说明

通过参考附图详细地描述本发明构思的示例实施例，本发明构思的上述和其他特征将变得更清楚，在附图中：

图1是示出了衬底的每个区域的平面图；

图2至图17是示出了依照本发明构思的示例实施例的制造半导体器件的方法的截面图和平面图；

图18是示意性地示出了依照本发明构思的示例实施例的用于制造半导体器件的单元图案结构、虚设图案和对准图案的平面图；

图19是示出了依照本发明构思的示例实施例的用于制造半导体器件的虚设图案和对准图案的平面图；以及

图20是示出了依照本发明构思的示例实施例的用于制造半导体器件的主芯片区域中的单元图案结构和虚设图案的平面图。

具体实施方式

在下文中，将参考附图详细地描述本发明构思的示例实施例。

在下文中，与衬底的表面平行的方向将被称为第一方向，而与衬底的表面平行并且与第一方向交叉的方向将被称为第二方向。另外，与衬底的表面垂直的方向将被称为垂直方向。

图1是示出了衬底的每个区域的平面图。

图2至图17是示出了依照本发明构思的示例实施例的制造半导体器件的方法的截面图和平面图。

在图2至图17中，截面图表示主芯片区域和划片道(scribe lane)区域的截面，而平面图表示划片道区域。

参考图1，提供了包括主芯片区域A和划片道区域B的衬底100。

主芯片区域A是用于形成半导体器件的区域，而划片道区域B是设置在主芯片区域之间的区域。在主芯片区域A中，可以设置通过后续工艺在其上形成单元(例如，存储单元)的单元块区域12，并且可以在单元块区域12之间设置单元块划分区域14。在单元块区域12中，可以通过后续工艺形成构成单元的图案。在划片道区域B中，可以通过后续工艺形成虚设图案和对准关键图案。

衬底100可以包括单晶半导体材料。衬底100可以包括诸如硅、锗和硅锗的半导体材料。在本发明构思的示例实施例中，衬底100可以是单晶硅。

参考图2，第一掩模层102、第一分离层104、第一旋涂硬掩模层106、第二分离层108、第二旋涂硬掩模层110和第三分离层112可以顺序地堆叠在衬底100上。

在本发明构思的示例实施例中，第一掩模层102可以形成在衬底100上。例如，第一掩模层102可以与衬底100接触。在这种情况下，蚀刻目标层可以是衬底100。在本发明构思的示例实施例中，可以在衬底100与第一掩模层102之间设置蚀刻目标层。

第一掩模层102可以被提供为用于对蚀刻目标层进行蚀刻的掩模。第一掩模层102可以包括相对于蚀刻目标层具有蚀刻选择性的材料。

在本发明构思的示例实施例中，蚀刻目标层可以是氮化硅和/或衬底，并且在这种情况下，第一掩模层102可以包括例如氧化硅层。

第一分离层104可以设置在第一掩模层102与第一旋涂硬掩模层106之间，并且可以被提供来划分第一掩模层102和第一旋涂硬掩模层106。第一分离层104可以包括氮氧化硅或氮化硅。第一分离层104可以被形成有比第一旋涂硬掩模层106的厚度小的厚度。

第一旋涂硬掩模层106可以被提供为用于在后续工艺中形成第二间隔物的芯模层。第一旋涂硬掩模层106可以包括例如无定形碳。第一旋涂硬掩模层106可以具有相对于第二间隔物的蚀刻选择性，可以是通过旋转涂布而形成的并且可以被容易地去除。

第二分离层108可以被提供来划分第一旋涂硬掩模层106和第二旋涂硬掩模层110。另外，可以提供第二分离层108和第三分离层112作为抗反射层。

第二分离层108和第三分离层112中的每一者可以包括例如氮氧化硅或氮化硅。第二分离层108和第三分离层112中的每一者可以被形成有比第二旋涂硬掩模层110的厚度小的厚度。

第二旋涂硬掩模层110可以被提供为用于在后续工艺中形成第一间隔物的芯模层。第二旋涂硬掩模层110可以包括例如无定形碳。第二旋涂硬掩模层110可以具有相对于第一间隔物的蚀刻选择性，可以是通过旋转涂布而形成的并且可以被容易地去除。

参考图3和图4，可以在主芯片区域A和划片道区域B的第三分离层112上形成第一光刻胶图案114。

在示例实施例中，第一光刻胶图案114可以包括在第一方向上延伸的多条线，并且这些线可以在第二方向上彼此分离并且按其之间的特定间隙布置。

第一光刻胶图案114的线宽度可以是将形成的第二间隔物的目标线宽度的第一线宽度的大约三倍。另外，第一光刻胶图案114之间的间隙部分的线宽度可以是第一线宽度的大约五倍。

如上所述，在主芯片区域A和划片道区域B的第三分离层112上，可以形成具有重复的线和空间的第一光刻胶图案114。

参考图5，可以使用第一光刻胶图案114作为蚀刻掩模按顺序蚀刻第三分离层112和第二旋涂硬掩模层110。因此，可以在主芯片区域A和划片道区域B的第二分离层108上形成第一芯模图案110a和第三分离层图案112a。

第一芯模图案110a和第三分离层图案112a的堆叠结构可以是通过第一光刻胶图案114的转录而形成的，并且可以被布置为使得重复第一光刻胶图案114的线和空间。

然后，可以去除第一光刻胶图案114。

参考图6，可以在第一芯模图案110a、第三分离层图案112a和第二分离层108上形成第一间隔物层120。第一间隔物层120可以沿着第一芯模图案110a、第三分离层图案112a和第二分离层108的表面轮廓形成。

第一间隔物层120可以被提供为用于蚀刻第二分离层108和形成在第二分离层108下方的第一旋涂硬掩模层106的蚀刻掩模。在本发明构思的示例实施例中，第一间隔物层120可以包括氧化硅。

在本发明构思的示例实施例中，第一间隔物层120可以被沉积为具有与第一线宽度基本上相同的厚度。为了将第一间隔物层120形成为相对薄的厚度，可以通过原子层沉积方法(ALD)形成第一间隔物层120。

参考图7和图8，可以各向异性地蚀刻第一间隔物层120以在主芯片区域A和划片道区域B的第一芯模图案110a和第三分离层图案112a的侧壁上形成第一间隔物120a。

在形成第一间隔物层120之后，可以执行各向异性蚀刻工艺，而不用执行单独的光刻工艺来打开特定部分。因此，可以在主芯片区域A和划片道区域B中形成形状彼此基本上相同的第一间隔物120a。例如，可以形成形状彼此基本上相同的多个第一间隔物120a。

在本发明构思的示例实施例中，第一间隔物120a可以具有第一线宽度。第一间隔物120a之间的间隙可以是第一线宽度的大约三倍。

然后，可以选择性地去除第三分离层图案112a和第一芯模图案110a。因此，位于主芯片区域A和划片道区域B的第二分离层108上的第一间隔物120a可以彼此分离相同的间隙。第一间隔物120a可以在第一方向上延伸。第一间隔物120a之间的间隙可以是第一线宽度的大约三倍。

参考图9，可以使用第一间隔物120a作为蚀刻掩模来各向异性地蚀刻在第一间隔物120a之间暴露的第二分离层108以形成第二分离层图案108a。

可以使用第一间隔物120a和第二分离层图案108a作为蚀刻掩模来蚀刻第一旋涂硬掩模层106。因此，可以形成第一结构，其中第二芯模图案106a和第二分离层图案108a堆叠在第一分离层104上。通过执行该工艺，可以去除第一间隔物120a，并且也可以去除第二分离层图案108a的上部的一部分。

第二芯模图案106a可以在主芯片区域A上和在划片道区域B上具有彼此相同的形状和彼此相同的布置。

由于堆叠有第二芯模图案106a和第二分离层图案108a的第一结构是经由第一间隔物120a的转录而形成的，所以第一结构可以具有线和空间的重复布置。第二芯模图案106a的线宽度可以是第一线宽度的大约三倍，并且第二芯模图案106a之间的间隙可以是第一线宽度的大约五倍。

参考图10，可以在第二芯模图案106a、第二分离层图案108a和第一分离层104的表面上形成第二间隔物层130。第二间隔物层130可以沿着第二芯模图案106a、第二分离层图案108a和第一分离层104的表面轮廓形成。

第二间隔物层130可以被提供为用于蚀刻形成在其下方的第一分离层104的蚀刻掩模。因此，第二间隔物层130可以包括相对于第一分离层104具有蚀刻选择性的材料。在本发明构思的示例实施例中，第二间隔物层130可以包括氧化硅。

第二间隔物层130可以被沉积为具有与第一线宽度基本上相同的厚度。为了将第二间隔物层130形成为相对薄的厚度，可以通过原子层沉积方法(ALD)形成第二间隔物层130。

参考图11和图12，可以各向异性地蚀刻第二间隔物层130，以在主芯片区域A的第一结构的侧壁上形成第二间隔物130a，并在划片道区域B的第一结构的侧壁上形成第一虚设图案130b和对准关键图案130c。

像这样，可以在不用执行单独的光刻工艺的情况下形成划片道区域B的第一虚设图案130b和对准关键图案130c。因此，主芯片区域A的第二间隔物130a以及划片道区域B的第一虚设图案130b和对准关键图案130c可以具有彼此相同的形状。主芯片区域A的第二间隔物130a以及划片道区域B的第一虚设图案130b和对准关键图案130c可以具有彼此相同的布置。在划片道区域B中，可以根据位置形成第一虚设图案130b和对准关键图案130c，并且它们具有彼此相同的截面形状。因此，第一虚设图案130b被示出在每个截面图中。

第二间隔物130a的一个线宽度与第二间隔物130a的一个间隙之和可以是第一间距。第二间隔物130a的第一间距可以是第一线宽度的大约两倍。

在本发明构思的示例实施例中，第一虚设图案130b的一个线宽度与第一虚设图案130b的一个间隙之和可以是与第一间距相同的第二间距。对准关键图案130c的一个线宽度与对准关键图案130c的一个间隙之和可以是与第一间距相同的第三间距。例如，第二间隔物130a、第一虚设图案130b和对准关键图案130c可以具有彼此相同的间距。

在本发明构思的示例实施例中，第二间隔物130a可以具有第一线宽度，并且第二间隔物130a的间隙可以与第一线宽度相同。第一虚设图案130b可以具有第一线宽度，并且第一虚设图案130b的间隙可以与第一线宽度相同。对准关键图案130c可以具有第一线宽度，并且对准关键图案130c的间隙可以与第一线宽度相同。

第二间隔物130a、第一虚设图案130b和对准关键图案130c可以在第一方向上延伸。第二间隔物130a、第一虚设图案130b和对准关键图案130c可以具有线和空间的重复布置。

第二间隔物130a也可以在主芯片区域A中形成在单元块划分区域中的第一结构的侧壁上，第二间隔物130a可以被提供为第二虚设图案。第二虚设图案可以具有在第一方向上延伸的形状。第二虚设图案可以具有线和空间的重复布置。在本发明构思的示例实施例中，第二虚设图案的间距可以与第二间隔物130a的间距相同。在本发明构思的示例实施例中，第二虚设图案的线宽度可以与第二间隔物130a的线宽度相同。

第一虚设图案130b的密集布置可以与主芯片区域A的第二间隔物130a的密集布置相同。像这样，由于布置与第一虚设图案130b的布置相同的第一虚设图案130b形成在对准关键图案周围，所以可以减少对准关键图案130c的缺陷，并且可以正常地形成对准关键图案130c。

如上所述，在第一方向上延伸的第二间隔物130a、第一虚设图案130b和对准关键图案130c可以形成在衬底100上。因此，在衬底100上可以没有在与第一方向不同的方向(例如，相对于第一方向的第二方向或斜方向)上延伸的图案。

参考图13，可以在第一分离层104、第二分离层图案108a、第二间隔物130a、第一虚设图案130b和对准关键图案130c上形成覆盖第一分离层104、第二分离层图案108a、第二间隔物130a、第一虚设图案130b和对准关键图案130c的第三旋涂硬掩模层140。第三旋涂硬掩模层140可以被形成为填充第二间隔物130a、第一虚设图案130b与对准关键图案130c之间的间隙。第三旋涂硬掩模层140可以包括例如无定形碳。

可以通过旋转涂布工艺形成第三旋涂硬掩模层140。例如，可以通过使旋涂硬掩模材料从衬底100的中央部分朝向衬底100的边缘部分径向地流动来形成第三旋涂硬掩模层140。在这种情况下，当根据形成在衬底100上的图案的方向使旋涂硬掩模材料流动时，阻力可以不同地作用。在阻力增大的部分处，第三旋涂硬掩模层140可能相对较厚。例如，在第二方向上延伸的线图案可以对旋涂硬掩模材料施加高阻力。因此，如果在衬底100上形成了在第二方向上延伸的线图案，则可能发生径向缺陷，通过径向缺陷，第三旋涂硬掩模层140的厚度变得从衬底100的中央部分到衬底100的边缘部分径向地不同。通常，划片道区域B中的虚设图案或对准图案可以包括在第二方向上延伸的图案，因此，可能频繁地发生径向缺陷。

然而，在本发明构思的示例实施例中，在主芯片区域A和划片道区域B的衬底100上，第一结构、第二间隔物130a、第一虚设图案130b和对准关键图案130c中的全部都可以在第一方向上延伸并且可以被重复地布置，同时按一定间隙彼此分离。第二间隔物130a、第一虚设图案130b和对准关键图案130c可以具有线和空间的重复图案。例如，在第二方向上延伸的线图案可能不设置在主芯片区域A和划片道区域B的衬底100上。因此，在衬底100上对第三旋涂硬掩模层140执行旋转涂布期间，阻力可以遍及衬底100的整个区域作用相同。

另外，由于在第二方向上延伸的线图案可能不形成在衬底100上，所以可以在旋转涂布第三旋涂硬掩模层140的过程中使旋涂硬掩模材料流动期间施加低阻力。因此，可以遍及衬底100的整个区域将第三旋涂硬掩模层140形成为基本上均匀的厚度，并且可以减少径向缺陷。

另外，根据在第一方向上延伸并且被重复地布置同时彼此分离特定间隙的第二间隔物130a、第一虚设图案130b和对准关键图案130c在主芯片区域A和划片道区域B中的形成，第三旋涂硬掩模层140可以在主芯片区域A中的每个单元块区域的中央部分、边缘部分和拐角部分处被形成有基本上均匀的厚度。

在第三旋涂硬掩模层140上，可以形成第四分离层142。第四分离层142可以包括氮氧化硅。第四分离层142可以被提供为抗反射层。

参考图14，可以在第四分离层142上形成第二光刻胶图案144。第二光刻胶图案144可以覆盖主芯片区域A和划片道区域B的一部分。

在本发明构思的示例实施例中，第二光刻胶图案144可以选择性地暴露主芯片区域A中的单元块区域。

参考图15，可以使用第二光刻胶图案144作为蚀刻掩模来蚀刻第四分离层142。可以蚀刻第三旋涂硬掩模层140。例如，第三旋涂硬掩模层140可以被从主芯片区域A中去除并且可以留在划片道区域B中。另外，可以蚀刻第二分离层图案108a和第二芯模图案106a。

通过执行该工艺，第二间隔物130a可以留在主芯片区域A中的第一分离层104上。第二间隔物130a可以具有线和空间的重复配置。在划片道区域B中，第二光刻胶图案144可以被大部分去除，并且第三旋涂硬掩模层140可以覆盖划片道区域B。

如果第三旋涂硬掩模层140在衬底100的整个表面上和在主芯片区域A中的每个部分处不具有基本上均匀的厚度，则在蚀刻工艺期间蚀刻的深度可以变得在每个区域中不同，并且可能无法实现基本上均匀的蚀刻。然而，如以上说明的，由于第三旋涂硬掩模层140被形成为在衬底100和主芯片区域A中的每个部分上具有基本上均匀的厚度，所以可以减少由于第三旋涂硬掩模层140的厚度差异而导致的缺陷。

参考图16，可以使用第二间隔物130a作为蚀刻掩模来蚀刻主芯片区域A中的第一分离层104和第一掩模层102。因此，可以在主芯片区域A中形成其中第一掩模图案102a和第一分离层图案104a彼此堆叠的掩模结构105。

在执行蚀刻工艺期间，由于划片道区域B被第三旋涂硬掩模层140覆盖，所以可能无法去除划片道区域B的第一分离层104和第一掩模层102。在本发明构思的示例实施例中，可以在蚀刻工艺期间去除第一分离层104和第一掩模层102的各部分。在蚀刻工艺期间，划片道区域B中的第三旋涂硬掩模层140和第二间隔物130a可以被大部分去除。

在本发明构思的示例实施例中，掩模结构105可以被提供为用于在半导体器件中形成在第一方向上延伸的线形状图案的蚀刻掩模。例如，掩模结构105可以是用于形成DRAM器件的掩埋栅极结构的蚀刻掩模。

参考图17，可以使用掩模结构105、第一掩模层102和第一分离层104作为蚀刻掩模来蚀刻衬底100以形成凹部150，并且可以在凹部150中形成栅极结构152。

栅极结构152可以包括栅极绝缘层、栅电极和覆盖层图案。

栅极结构152可以具有在第一方向上延伸的线形状，并且栅极结构152可以彼此分离恒定间隙。

通过执行该工艺，可以在主芯片区域A中形成包括线和空间的图案。另外，可以在划片道区域B中正常地形成对准关键图案130c。在划片道区域B中，可以在不用执行单独的光刻工艺的情况下形成虚设图案和对准图案，并且该工艺可以变得相对简单。

图18是示意性地示出了依照本发明构思的示例实施例的用于制造半导体器件的单元图案结构、虚设图案和对准图案的平面图。图19是示出了依照本发明构思的示例实施例的用于制造半导体器件的虚设图案和对准图案的平面图。图20是示出了依照本发明构思的示例实施例的用于制造半导体器件的主芯片区域中的单元图案结构和虚设图案的平面图。

参考图18至图20，提供了包括主芯片区域A和划片道区域B的衬底100。可以提供形成在衬底100的主芯片区域A上的单元图案结构，并且在第一方向上延伸的间隔物130a被分开地且重复地设置。

可以提供形成在衬底100的划片道区域B上的虚设图案结构，并且在第一方向上延伸的第一虚设图案130b被分开地且重复地设置。

可以提供形成在衬底100的划片道区域B上的对准关键图案结构，并且在第一方向上延伸的对准关键图案130c被分开地且重复地设置。

在对准关键图案结构周围和/或附近，可以提供第一虚设图案130b。

在本发明构思的示例实施例中，间隔物130a、第一虚设图案130b和对准关键图案130c可以具有线和空间的重复布置。在本发明构思的示例实施例中，间隔物130a的线宽度、第一虚设图案130b的线宽度和对准关键图案130c的线宽度可以彼此相同。

在本发明构思的示例实施例中，第一间距、第二间距和第三间距可以彼此相同，所述第一间距是间隔物130a的一个线宽度与间隔物130a的一个间隙之和，所述第二间距是第一虚设图案130b的一个线宽度与第一虚设图案130b的一个间隙之和，所述第三间距是对准关键图案130c的一个线宽度与对准关键图案130c的一个间隙之和。

如图20所示，在主芯片区域A中，可以包括单元块区域12和单元块划分区域14，并且在单元块划分区域14中，可以提供在第一方向上延伸的第二虚设图案130d。第二虚设图案130d可以具有在第一方向上延伸的形状。第二虚设图案130d可以具有线和空间的重复布置。例如，第二虚设图案130d可以沿第一方向和第二方向重复地布置。单元块区域12的间隔物130a可以在第一方向上延伸到单元块划分区域14，并且定位在单元块划分区域14中的间隔物可以被提供为第二虚设图案130d的一部分。

在本发明构思的示例实施例中，第二虚设图案130d的线宽度可以与间隔物130a的线宽度相同。在本发明构思的示例实施例中，第二虚设图案130d的间距可以与间隔物130a的间距相同。

虽然已经参考本发明构思的示例实施例描述了本发明构思，但是本领域的普通技术人员将理解，在不背离本发明构思的精神和范围的情况下，可以对其做出形式和细节上的各种改变。