一种具有高抗闩锁能力的IGBT及制备方法

技术领域

本发明涉及半导体技术领域，具体涉及一种具有高抗闩锁能力的IGBT及制备方法。

背景技术

IGBT(Insulated Gate Bipolar Transistor)是绝缘栅双极晶体管的简称，其由双极结型晶体管(BJT)和金属氧化物场效应晶体管(MOSFET)组成，是一种复合全控型电压驱动式开关功率半导体器件，是实现电能转换的核心器件，也是目前MOS-双极型功率器件的主要发展方向之一。IGBT不仅具有MOSFET输入阻抗高、栅极易驱动等特点，而且具有双极型晶体管电流密度大、功率密度高等优势，已广泛应用于轨道交通、新能源汽车、智能电网、风力发电等高电压、大电流的领域，以及微波炉、洗衣机、电磁灶、电子整流器、照相机等低功率家用电器领域。IGBT的驱动方法和MOSFET 基本相同，IGBT也是一个三端器件，正面有两个电极，分别为发射极(Emitter)和栅极(Gate)，背面为集电极(Collector);在正向工作状态下，发射极接地或接负压，集电极接正压，两电极间电压Vce>0，因此IGBT的发射极和集电极又分别称为阴极(Cathode)和阳极(Anode)。IGBT可以通过控制其集-射极电压Vce和栅-射极电压Vge的大小，实现对IGBT导通/开关/阻断状态的控制。IGBT 的开关作用是通过加正向栅极电压形成沟道，给PNP 晶体管提供基极电流，使IGBT导通。反之，加反向栅极电压消除沟道，流过反向基极电流，使IGBT关断。

在IGBT内部的NPN晶体管的基极和发射极之间并有一个体区扩展电阻Rs，P型体内的横向空穴电流会在Rs上产生一定的电压降，对于NPN基极来说，相当于一个正向偏置电压。在规定的集电极电流分为内，这个正偏电压不会很大，对于NPN晶体管起不了什么作用。当集电极电流增大到一定程度时，该正向电压则会大到足以使NPN晶体管开通，进而使得NPN和PNP晶体管处于饱和状态。此时，寄生晶闸管导通，门极则会失去其原本的控制作用，形成自锁现象，这就是闩锁效应，IGBT发生闩锁效应后，集电极的电流增大，产生过高的功耗，从而导致器件失效。

发明内容

本发明的目的是提供一种具有高抗闩锁能力的IGBT及制备方法，该IGBT对传统体区的浓度分布进行改善，将位于N+区和P+区下方的传统体区的上层改进为一层高浓度掺杂的P+层，P+层的引入能够使体区的横向电阻减小，减少了发射极下方薄层电阻的横向压降，并且P+层还能够阻拦体区中的空穴注入到发射区，使得闩锁效应的发生更加困难，显著提高了IGBT的抗闩锁能力。

一种具有高抗闩锁能力的IGBT，包括：P+层；

所述P+层包括位于体区与N+区之间的第一延伸部和位于体区和发射极之间的第二延伸部；

所述第一延伸部与所述体区和所述N+区邻接；

所述第二延伸部与所述发射极和所述体区邻接。

优选地，所述P+层的掺杂浓度为5×10

优选地，所述第一延伸部的厚度为1um。

优选地，所述第二延伸部的宽度为0.4um。

优选地，还包括：缓冲层；

所述缓冲层位于衬底与漂移层之间，并与所述衬底与所述漂移层邻接。

优选地，所述缓冲层的掺杂浓度为10

优选地，所述缓冲层的厚度为3um。

优选地，还包括：集电极、栅极、衬底、漂移层；

所述集电极位于所述衬底下方；

所述衬底位于所述漂移层下方；

所述漂移层位于所述体区下方；

所述栅极位于所述漂移层、所述体区和所述N+区上方。

一种具有高抗闩锁能力的IGBT制备方法，包括：

在衬底上方外延形成缓冲层和漂移层；

在所述漂移层的上层离子注入形成体区；

在所述体区中离子注入形成P+层和N+层；

沉积金属电极。

优选地，所述在体区中离子注入形成P+层和N+层包括：

采用高斯掺杂在体区中形成掺杂浓度较高的P+层。

本发明对传统体区的浓度分布进行改善，将位于N+区和P+区下方的传统体区的上层改进为一层高浓度掺杂的P+层，上述P+层与传统结构中的P+区的离子浓度相等并邻接，最终形成L型的P+层，P+层的引入能够使体区的横向电阻减小，减少了发射极下方薄层电阻的横向压降，并且P+层还能够阻拦体区中的空穴注入到发射区，使得闩锁效应的发生更加困难，显著提高了IGBT的抗闩锁能力。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的IGBT结构示意图；

图2为本发明的IGBT制备流程方法示意图；

图3为本发明的IGBT制备流程结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

在IGBT内部的NPN晶体管的基极和发射极之间并有一个体区扩展电阻Rs，P型体内的横向空穴电流会在Rs上产生一定的电压降，对于NPN基极来说，相当于一个正向偏置电压。在规定的集电极电流分为内，这个正偏电压不会很大，对于NPN晶体管起不了什么作用。当集电极电流增大到一定程度时，该正向电压则会大到足以使NPN晶体管开通，进而使得NPN和PNP晶体管处于饱和状态。此时，寄生晶闸管导通，门极则会失去其原本的控制作用，形成自锁现象，这就是闩锁效应，IGBT发生闩锁效应后，集电极的电流增大，产生过高的功耗，从而导致器件失效。

本发明对传统体区的浓度分布进行改善，将位于N+区和P+区下方的传统体区的上层改进为一层高浓度掺杂的P+层，上述P+层与传统结构中的P+区的离子浓度相等并邻接，最终形成L型的P+层，P+层的引入能够使体区的横向电阻减小，减少了发射极下方薄层电阻的横向压降，并且P+层还能够阻拦体区中的空穴注入到发射区，使得闩锁效应的发生更加困难，显著提高了IGBT的抗闩锁能力。

实施例1

一种具有高抗闩锁能力的IGBT，参考图1，包括：P+层；

P+层包括位于体区与N+区之间的第一延伸部和位于体区和发射极之间的第二延伸部；

在传统的IGBT中，发射极下方连接着长方形的N+区和P+区，N+区与发射极形成欧姆接触，P+区与发射极形成肖特基接触，金属与半导体的接触面分为肖特基接触和欧姆接触两种类型。欧姆接触是当半导体掺杂浓度很高时，掺杂浓度高的半导体与金属接触时，形成低势垒层，电子可借隧道效应穿过势垒，从而形成低阻值的欧姆接触，欧姆接触的特点是接触面的电流-电压特性是线性的，并且接触电阻相对于半导体的体电阻可以忽略不计，当有电流通过时产生的电压降比器件上的电压降要小。电子能够轻松从发射极移动到与发射极形成欧姆接触的N+区，难以移动到与发射极形成肖特基接触的P+区。

在N+区与P+区下方设置有体区，体区的作用是当IGBT处于关断状态时，阻挡电子在发射极和集电极之间流过，当IGBT处于导通状态时，栅极接正电压，栅极能够吸引体区中带负电的电子，从而形成导电沟道，开启从N+区到漂移层的电子通道，最终电子从漂移层流向缓冲层最后流向集电极。

闩锁(Lanch-up)效应，也称为擎住效应，是由于IGBT超安全工作区域而导致的电流不可控现象，IGBT的实际等效电路是由可控硅和MOS构成的。内部存在一个寄生的可控硅，在NPN晶体管的基极和发射极之间并有一个体区扩展电阻，P型体内的横向空穴电流会在体区扩展电阻上产生一定的电压降，对于NPN基极来说，相当于一个正向偏置电压。在规定的集电极电流范围内，这个正偏电压不会过大，不影响NPN晶体管。当集电极电流增大到一定程度时，该正向电压则会大到足以使NPN晶体管开通，进而使得NPN和PNP晶体管处于饱和状态。此时，寄生晶闸管导通，栅极则会失去其原本的控制作用，形成自锁现象，这就是闩锁效应，当IGBT发生闩锁效应后，集电极的电流增大，产生过高的功耗，从而导致器件失效，所以IGBT在正常工作时的电压和电流水平要符合最大额定值要求，一旦工作电压超过最大额定值，就容易出现闩锁效应导致IGBT失效，电路被破坏的缺陷。

在现有技术中，为了避免IGBT发生闩锁效应，对IGBT的内部结构进行改进，通常采取减小体区扩展电阻和优化N缓冲层的厚度和掺杂浓度的办法来控制PNP晶体管，从而使得NPN晶体管不容易开启，避免闩锁效应的发生。

本发明对现有技术中的P+区和体区进行改进，扩大了P+区的范围，将体区的一部分替换为高浓度掺杂的P+区，因此体区的横向电阻随之减小，就能够降低发射区下方薄层电子的横向压降，并且P+层还能够减少体区的空穴注入到发射区，使得NPN晶体管难以开启，避免IGBT发生闩锁效应，显著提高了IGBT的可靠性和稳定性。

第一延伸部与体区和N+区邻接；

第二延伸部与发射极和体区邻接。

作为一个优选地实施例，L型的P+层被分为位于图1中N+区右侧的第二延伸部和位于N+区下方的第一延伸部，P+层的第一延伸部的长度等于N+区的长度与第二延伸部的长度之和，P+层的第一延伸部的宽度与N+区的宽度相等，L型的体区将N+区和L型的P+层包覆，为了防止在IGBT处于关断状态时电子泄露，L型体区的竖直部分的高度与P+层第一延伸部的高度相等，L型体区水平部分的宽度略大于N+区的宽度与P+层第二延伸部宽度的和。

优选地，P+层的掺杂浓度为5×10

半导体器件的制作都是在纯净、完整的晶圆进行外延、蚀刻、掺杂等工艺形成最终晶体管器件，未掺杂的半导体称为本征半导体，在本征半导体中，载流子浓度很低，电导率很小，并且受温度影响较大，所以通过对本征半导体进行掺杂形成了具有稳定的功能的半导体，并且掺杂后的半导体的载流子浓度不宜受到外界环境影响，本征半导体经过杂质掺杂后分为P型和N型，+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼（B）、铝（Al）、镓（Ga）、铟（In）、铊（Tl）。N型掺杂VA族元素，例如氮（N）、磷（P）、砷（As）、锑（Sb）、铋（Bi）和镆（Mc）。

P+层的掺杂浓度会影响体区的横向电阻的大小，进而影响到P+层的抗闩锁能力，P+层的掺杂浓度越大，体区的横向电阻越小，并且P+层的掺杂浓度变大，可以让体区的空穴更加难以注入到发射区，但是P+层的掺杂浓度不宜过大，一是因为过高浓度的P型掺杂难以实现，会使得生产成本大大增加，二是因为P+层的浓度过高就会影响P+层旁边的N+区，导致N+区的性能被改变，影响了IGBT的其它电气性能，作为一个优选地实施例，本发明将P+层的掺杂浓度设置为5×10

优选地，第一延伸部的厚度为1um。

在本发明实施例中，P+层的第一延伸部的厚度指的是图1中位于N+区下方的P+层在竖直方向上的长度，第一延伸部的厚度也会影响体区的横向电阻的大小，进而影响到P+层的抗闩锁能力，与传统的IGBT的体区相比，本发明将传统IGBT的体区的部分结构替换为P+层，相当于将传统的IGBT的体区面积缩小，第一延伸部的厚度越大，L型体区的水平方向的部分的厚度就越小，体区的横向电阻就会随之减小，从而降低了发射区下方薄层电阻的横向压降，但是如果P+层的第一延伸部的厚度过厚，会影响体区原本的功能，导致体区原本的性能变差，降低了IGBT的其它电气性能，作为一个优选地实施例，本发明将第一延伸部的厚度设置为1um。

在本发明实施例中，P+层的第二延伸部的厚度为2um，N+区在竖直方向上的厚度为1um，P+层的第二延伸部的厚度会影响体区的横向电阻的大小，进而影响到P+层的抗闩锁能力，为了节省生产成本以及提高IGBT的抗闩锁能力，本发明将P+层的第二延伸部的厚度设置为N+区的厚度与P+层的第一延伸部的厚度之和，这样在实际生产过程中，先在漂移层上层形成长方形的体区，在体区中离子注入形成长方形的P+层，最后在P+层上层离子注入形成N+区即可完成IGBT各个功能区的制备，如果P+层的第二延伸部的厚度不等于N+区的厚度与P+层的第一延伸部的厚度之和，则在IGBT制造时，离子注入形成体区、P+层以及N+层的过程中不好控制掺杂区的浓度分布，提高了生产成本。

优选地，第二延伸部的宽度为0.4um。

在本发明实施例中，第二延伸部的宽度指的是图1中位于N+区右方的P+层在水平方向上的长度，N+区的宽度为1um，P+层的宽度不足N+区宽度的一半，因为N+区与发射极的接触面积会影响发射极电子的传输，N+区与发射极的接触面积越大，发射极电子的传输通道就越宽，流经IGBT的电流就越大，由于P+层也位于发射极下方，P+层的宽度影响了N+区与发射极的接触面积，所以第二延伸部的宽度不宜过大，作为一个优选地实施例，本发明将第二延伸部的宽度设置为0.4um。

优选地，还包括：缓冲层；

缓冲层位于衬底与漂移层之间，并与衬底与漂移层邻接。

P 型衬底作为SiC垂直IGBT的集电区浓度高且难以减薄，为了减小集电极侧空穴载流子的注入效率，通常会在漂移层和衬底之间外延生长一层 N+缓冲层，用来阻挡部分空穴注入。在阻断状态下，缓冲层又起到截止漂移区电场的作用。

优选地，缓冲层的掺杂浓度为10

缓冲层的掺杂浓度能够影响缓冲层的效果，由于缓冲层是用于减小集电极侧空穴载流子的注入效率，缓冲层的掺杂浓度越高，集电极侧空穴载流子的注入效率就越低，在阻断状态下，缓冲层对截止漂移区电场的作用就越大，如果缓冲层的掺杂浓度过高，会导致缓冲层附近出现电场线集中的现象，导致IGBT的耐压性能降低，作为一个优选地实施例，本发明将缓冲层的掺杂浓度设置为10

优选地，缓冲层的厚度为3um。

缓冲层的掺厚度能够影响缓冲层的效果，由于缓冲层是用于减小集电极侧空穴载流子的注入效率，缓冲层的厚度越大，集电极侧空穴载流子的注入效率就越低，在阻断状态下，缓冲层对截止漂移区电场的作用就越大，如果缓冲层的厚度过大，会导致芯片面积增加，限制了IGBT的应用领域，作为一个优选地实施例，本发明将缓冲层的厚度设置为3um。

优选地，还包括：集电极、栅极、衬底、漂移层；

集电极位于衬底下方；

集电极用于收集和输出电子，将电子流转化为电流输出。

衬底位于漂移层下方；

衬底是IGBT中用于支撑晶体生成的材料，衬底在发挥着机械支撑的作用。在本发明中，衬底由碳化硅材料制成，其机械强度和稳定性可以有效地支撑晶体生长过程中的各种应力和扭曲。这对于保证晶体生长的均匀性和完整性至关重要。此外，衬底还能防止晶体生长过程中的杂质和缺陷，从而提高IGBT的质量。其次，衬底在IGBT的电性能上起着重要作用。在制备IGBT时，衬底的电性能决定了器件的性能和稳定性。例如，衬底的电导率直接影响电流传输的效率和速度。此外，衬底的电子亲和能和禁带宽度对于调节IGBT的阈值电压和电子迁移率也至关重要。另外，衬底还对IGBT的绝缘层起着重要的隔离作用。在IGBT制备过程中，衬底的绝缘层通常由二氧化硅构成。绝缘层的质量和特性直接影响着IGBT的绝缘性能，如电气绝缘和电容特性。良好的绝缘层能够有效隔离IGBT结构中的不同电极，并减少漏电流和电容耦合效应。

漂移层位于体区下方；

漂移层的电场分布对IGBT的导通特性和电流控制起着关键的作用。当栅极电压施加在IGBT上时，漂移层中的电场分布会受到栅极电压的调制，从而控制源极和漏极之间的电流流动。在IGBT工作时，源极和漏极之间的电流主要通过漂移层进行传输。漂移层的掺杂类型和浓度决定了电流的导通类型（N型或P型）和大小。漂移层的结构和特性直接影响IGBT的电流控制能力。通过调整漂移层的形状、尺寸和掺杂浓度，可以实现对电流的精确控制，从而满足不同应用的要求。

栅极位于漂移层、体区和N+区上方。

栅极是IGBT中的控制极，它与沟道之间通过一层绝缘层相隔，是IGBT的关键部分。栅极的电压变化可以改变沟道中的电荷密度，从而控制发射极和集电极之间的电流大小。

实施例2

一种具有高抗闩锁能力的IGBT制备方法，参考图2，图3，包括：

S100，在衬底上方外延形成缓冲层和漂移层；

外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。根据生长源物相状态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。

固相外延，是指固体源在衬底上生长一层单晶层，如离子注入后的热退火实际上就是一种固相外延过程。离子注入加工时，硅片的硅原子受到高能注入离子的轰击，脱离原有晶格位置，发生非晶化，形成一层表面非晶硅层；再经过高温热退火，非晶原子重新回到晶格位置，并与衬底内部原子晶向保持一致。

气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外延（ALE）等。在本发明实施例中，采用的是化学气相外延 (CVE)来形成N-漂移层。化学气相外延与化学气相沉积（CVD）的原理基本相同，都是利用气体混合后在晶片表面发生化学反应，沉积薄膜的工艺；不同的是，因为化学气相外延生长的是单晶层，所以对设备内的杂质含量和硅片表面的洁净度要求都更高。在集成电路制造中，CVE 还能够用于外延硅片工艺和 MOS 晶体管嵌入式源漏外延工艺。外延硅片工艺是在硅片表面外延一层单晶硅，与原来的硅衬底相比，外延硅层的纯度更高，晶格缺陷更少，从而提高了半导体制造的成品率。另外，硅片上生长的外延硅层的生长厚度和掺杂浓度可以灵活设计，这给器件的设计带来了灵活性，如可以用于减小衬底电阻，增强衬底隔离等。 嵌入式源漏外延工艺是指在晶体管的源漏区域外延生长掺杂的锗硅或硅的工艺。引入嵌入式源漏外延工艺的主要优点包括：可以生长因晶格适配而包含应力的赝晶层，提升沟道载流子迁移率；可以原位掺杂源漏，降低源漏结寄生电阻，减少高能离子注入的缺陷。

S200，在漂移层的上层离子注入形成体区；

本发明采用离子注入的方式在漂移层的上层离子注入形成体区。离子注入就是在真空中发射一束离子束射向固体材料，离子束射到固体材料以后，受到固体材料的抵抗而速度慢慢减低下来，并最终停留在固体材料中。使一种元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入常被用于半导体器件的制造，金属表面处理以及材料科学研究中。如果离子停止并保留在靶中，则离子会改变靶的元素组成（如果离子与靶的组成不同）。离子注入束线设计都包含通用的功能组件组。离子束线的主要部分包括一个称为离子源的设备，用于产生离子种类。该源与偏置电极紧密耦合，以将离子提取到束线中，并且最常见的是与选择特定离子种类以传输到主加速器部分中的某种方式耦合。质量选择伴随着所提取的离子束通过磁场区域，其出口路径受阻塞孔或狭缝的限制，这些狭缝仅允许离子具有质量和速度/电荷以继续沿着光束线。如果目标表面大于离子束直径，并且在目标表面上均匀分布注入剂量，则可以使用束扫描和晶圆运动的某种组合。最后，将注入的表面与用于收集注入的离子的累积电荷的某种方法相结合，以便可以连续方式测量所输送的剂量，并且将注入过程停止在所需的剂量水平。

用硼、磷或砷掺杂半导体是离子注入的常见应用。当注入半导体中时，每个掺杂原子可以在退火后在半导体中产生电荷载流子。可以为P型掺杂剂创建一个空穴，为N型掺杂剂创建一个电子。改变了掺杂区域附近的半导体的电导率。

S300，在体区中离子注入形成P+层和N+层；

S400，沉积金属电极。

金属电极沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。

PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。

化学气相沉积（CVD）和物理气相沉积（PVD）都可以作为沉积金属电极的技术手段。在本发明实施例中，采用化学气相沉积方法沉积金属电极，化学气相沉积过程分为三个阶段：反应气体向基体表面扩散、反应气体吸附于基体表面、在基体表面上发生化学反应形成固态沉积物及产生的气相副产物脱离基体表面。最常见的化学气相沉积反应有:热分解反应、化学合成反应和化学传输反应等。

沉积栅极采用多晶硅沉积的方法，多晶硅沉积即在硅化物叠在第一层多晶硅（Poly1）上形成栅电极和局部连线，第二层多晶硅（Poly2）形成源极/漏极和单元连线之间的接触栓塞。硅化物叠在第三层多晶硅（Poly3）上形成单元连线，第四层多晶硅（Poly4）和第五层多晶硅（Poly5）则形成储存电容器的两个电极，中间所夹的是高介电系数的电介质。为了维持所需的电容值，可以通过使用高介电系数的电介质减少电容的尺寸。多晶硅沉积是一种低压化学气相沉积（LPCVD)，通过在反应室内（即炉管中）将三氢化砷（AH

优选地，S300，在体区中离子注入形成P+层和N+层包括：

采用高斯掺杂在体区中形成掺杂浓度较高的P+层。

在半导体中，杂质的掺杂主要由高温扩散的方式完成，杂质原子通过气相源扩散或沉积到晶片的表面，杂质的浓度从晶片表面到晶片体内逐渐下降，可以通过控制温度以及时间来控制晶片体内的杂质浓度以及杂质分布，在本发明实施例中，采用高斯掺杂的方式能够实现P+层下方形成掺杂浓度较低的体区，形成浓度由低到高的渐变。

本发明对传统体区的浓度分布进行改善，将位于N+区和P+区下方的传统体区的上层改进为一层高浓度掺杂的P+层，上述P+层与传统结构中的P+区的离子浓度相等并邻接，最终形成L型的P+层，P+层的引入能够使体区的横向电阻减小，减少了发射极下方薄层电阻的横向压降，并且P+层还能够阻拦体区中的空穴注入到发射区，使得闩锁效应的发生更加困难，显著提高了IGBT的抗闩锁能力。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。