栅极驱动电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。

背景技术

在显示面板中，栅极驱动电路的输出信号通常用于驱动对应的晶体管。然而，该输出信号的电位并没有如理想的方波信号一样从高电位直接下降至低电位，而是在前述下降过程中会存在一个时段的中间电位即台阶，这使得输出信号的电位受到损失，进而影响显示效果。

发明内容

本申请提供一种栅极驱动电路及显示面板，以缓解栅极驱动电路的输出信号的电位在下降过程中存在台阶的技术问题。

第一方面，本申请提供一种栅极驱动电路，该栅极驱动电路包括一个或者多个移位寄存器，移位寄存器包括上拉晶体管、下拉晶体管、输入晶体管以及电位拉低模块，上拉晶体管的第一极与高电位线电连接，上拉晶体管的栅极与上拉节点电连接，上拉晶体管的第二极与输出线电连接；下拉晶体管的第一极与低电位线电连接，下拉晶体管的栅极与下拉节点电连接，下拉晶体管的第二极与输出线电连接；输入晶体管的第一极与输入线电连接，输入晶体管的栅极与第一时钟线电连接，输入晶体管的第二极与上拉节点、下拉节点电连接；电位拉低模块用于在下拉晶体管处于导通状态下进一步拉低下拉节点的电位，以保持输出线的电位与低电位线的电位相同。

在其中一些实施方式中，电位拉低模块用于根据第一时钟线的电位进一步拉低下拉节点的电位，以保持输出线的电位与低电位线的电位相同。

在其中一些实施方式中，电位拉低模块包括第一晶体管和第二晶体管，第一晶体管的第一极与输入线电连接，第一晶体管的栅极与第一时钟线电连接；第二晶体管的第一极与第二晶体管的栅极、第一晶体管的第二极电连接，第二晶体管的第二极与下拉节点电连接。

在其中一些实施方式中，第一晶体管的沟道类型与输入晶体管的沟道类型相同。

在其中一些实施方式中，第二晶体管、下拉晶体管均为P沟道型薄膜晶体管。

在其中一些实施方式中，电位拉低模块还包括第三晶体管，第三晶体管的第一极与第一晶体管的第二极电连接，第三晶体管的栅极与低电位线电连接，第三晶体管的第二极与第二晶体管的第一极、第二晶体管的栅极电连接，且第三晶体管为P沟道型薄膜晶体管。

在其中一些实施方式中，移位寄存器还包括第四晶体管和第一电容，第四晶体管的第一极与第二时钟线电连接，第四晶体管的栅极与下拉节点电连接，第二时钟线中传输的第二时钟信号的频率与第一时钟线中传输的第一时钟信号的频率相同，且第二时钟信号的相位与第一时钟信号的相位之差为180°；第一电容的一端与第四晶体管的第二极电连接，第一电容的另一端与第二晶体管的栅极电连接。

在其中一些实施方式中，移位寄存器还包括第五晶体管和第六晶体管，第五晶体管的第一极与第一时钟线电连接，第五晶体管的栅极与输入晶体管的第二极电连接，第五晶体管的第二极与上拉节点电连接；第六晶体管的第一极与第一电容的一端电连接，第六晶体管的栅极与第五晶体管的第二极电连接，第六晶体管的第二极与高电位线电连接。

在其中一些实施方式中，移位寄存器还包括第七晶体管，第七晶体管的第一极与低电位线电连接，第七晶体管的栅极与第一晶体管的栅极电连接，第七晶体管的第二极与第六晶体管的栅极电连接。

第二方面，本申请提供一种显示面板，该显示面板包括上述至少一实施方式中的栅极驱动电路，输出线中的输出信号在电位下降过程中没有台阶。

本申请提供的栅极驱动电路及显示面板，通过电位拉低模块在下拉晶体管处于导通状态下进一步拉低下拉节点的电位，使得下拉晶体管完全导通，可以将低电位线中的低电位信号无损传输至输出线中，进而能够保持输出线的电位与低电位线的电位相同，改善或者避免了输出线中的输出信号的电位在下降过程中存在台阶的问题。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为相关技术中栅极驱动电路的结构示意图。

图2为图1所示栅极驱动电路的时序示意图。

图3为本申请实施例提供的栅极驱动电路的结构示意图。

图4为图3所示栅极驱动电路的时序示意图。

图5为图3所示栅极驱动电路在第一时段中的电位分布示意图。

图6为图3所示栅极驱动电路在第二时段中的电位分布示意图。

图7为图3所示栅极驱动电路在第三时段中的电位分布示意图。

图8为图3所示栅极驱动电路在第四时段中的电位分布示意图。

图9为图3所示栅极驱动电路在第五时段中的电位分布示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量，由此限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征，在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图1为相关技术中栅极驱动电路的结构示意图，该栅极驱动电路的输出信号OUT_2的电位如图2所示，从高点位下降至低电位的过程中，由于图1中P沟道型的下拉晶体管T1导通需要其栅源电压(Vgs)小于其阈值电压(Vth)，这会导致输出信号OUT_2的低电位存在电压损失。具体说明如下：

当下拉晶体管T1的栅极(下拉节点N1)的电位为L+|Vth|，下拉晶体管T1的漏极电位为电位L的情况下，根据Vgs＜Vth的导通条件，下拉晶体管T1的源极电位即输出信号OUT_2的电位为L+2|Vth|，而不是低电位信号VGL的电位L，这导致输出信号OUT_2的低电位存在2|Vth|的电压损失而无法达到电位L。

这也可以从图2所示的仿真输出波形看出，输出信号OUT_2的波形在下降过程出现一段电位为L+2|Vth|的拖尾即台阶，直至第二时钟信号XCK切换至低电位时才能达到电位L。

其中，本申请的各图中所示的“H”表示其所在的附近电位为高电位信号VGH的电位H，该电位H可以打开N沟道型晶体管或者关闭P沟道型晶体管；图1中所示的“L”表示其所在的附近电位为低电位信号VGL的电位L，该电位L可以关闭N沟道型晶体管或者打开P沟道型晶体管。

有鉴于上述提及的栅极驱动电路的输出信号的电位在下降过程中存在台阶的技术问题，本实施例提供了一种栅极驱动电路，请参阅图3至图9，如图3所示，该栅极驱动电路包括一个或者多个移位寄存器，移位寄存器包括上拉晶体管T7、下拉晶体管T1、输入晶体管T5以及电位拉低模块100中的至少一个。

上拉晶体管T7的第一极与高电位线电连接，上拉晶体管T7的栅极与上拉节点N5电连接，上拉晶体管T7的第二极与输出线电连接。

下拉晶体管T1的第一极与低电位线电连接，下拉晶体管T1的栅极与下拉节点N1电连接，下拉晶体管T1的第二极与输出线电连接。

输入晶体管T5的第一极与输入线电连接，输入晶体管T5的栅极与第一时钟线电连接，输入晶体管T5的第二极与上拉节点N5、下拉节点N1电连接。

电位拉低模块100用于在下拉晶体管T1处于导通状态下进一步拉低下拉节点N1的电位，以保持输出线的电位与低电位线的电位相同。

可以理解的是，本实施例提供的栅极驱动电路，通过电位拉低模块100在下拉晶体管T1处于导通状态下进一步拉低下拉节点N1的电位，使得下拉晶体管T1完全导通，可以将低电位线中的低电位信号VGL无损传输至输出线中，进而能够保持输出线的电位与低电位线的电位相同，改善或者避免了输出线中的输出信号OUT_1的电位在下降过程中存在台阶的问题。

需要进行说明的是，电位拉低模块100的第一控制端可以与第一时钟线电连接。电位拉低模块100的输入端可以与输入线电连接。电位拉低模块100的输出端可以与下拉节点N1电连接。

第一极可以为源极或者漏极中的一个，第二极可以为源极或者漏极中的另一个。例如，第一极为源极时，第二极为漏极；或者，第一极为漏极时，第二极为源极。

其中，输入线用于传输输入信号IN。输出线用于传输输出信号OUT_1。低电位线用于传输低电位信号VGL。高电位线用于传输高电位信号VGH。第一时钟线用于传输第一时钟信号CK。

在其中一个实施例中，电位拉低模块100用于根据第一时钟线的电位进一步拉低下拉节点N1的电位，以保持输出线的电位与低电位线的电位相同。

需要进行说明的是，本实施例中可以在第一时钟线的电位控制下去进一步降低下拉节点N1的电位，以控制下拉晶体管T1完全打开而无损传输低电位信号VGL至输出线。

在其中一个实施例中，电位拉低模块100包括第一晶体管T14和第二晶体管T16，第一晶体管T14的第一极与输入线电连接，第一晶体管T14的栅极与第一时钟线电连接；第二晶体管T16的第一极与第二晶体管T16的栅极、第一晶体管T14的第二极电连接，第二晶体管T16的第二极与下拉节点N1电连接。

需要进行说明的是，在输入信号IN的电位、第一时钟信号CK的电位均为电位L的情况下，第一晶体管T14、第二晶体管T16均处于导通状态，可以控制下拉节点N1的电位进一步降低而完全打开下拉晶体管T1。

在其中一个实施例中，第一晶体管T14的沟道类型与输入晶体管T5的沟道类型相同。

需要进行说明的是，在本实施例中，由于第一晶体管T14的栅极与输入晶体管T5的栅极共用同一第一时钟线，不仅节省了走线数量，而且可以控制第一晶体管T14、输入晶体管T5同步导通或者截止。

在其中一个实施例中，第二晶体管T16、下拉晶体管T1均为P沟道型薄膜晶体管。

需要进行说明的是，这有利于通过同一制备工艺制作所需的第二晶体管T16、下拉晶体管T1，不仅简化了工艺，还降低了成本。

在其中一个实施例中，电位拉低模块100还包括第三晶体管T15，第三晶体管T15的第一极与第一晶体管T14的第二极电连接，第三晶体管T15的栅极与低电位线电连接，第三晶体管T15的第二极与第二晶体管T16的第一极、第二晶体管T16的栅极电连接，且第三晶体管T15为P沟道型薄膜晶体管。

需要进行说明的是，第三晶体管T15在通电的情况下是一直处于导通状态的，其可以防止第二晶体管T16的栅极处的电荷流向第一晶体管T14，维持了第二晶体管T16的栅极的电位稳定性。

在其中一个实施例中，移位寄存器还包括第四晶体管T2和第一电容C1，第四晶体管T2的第一极与第二时钟线电连接，第四晶体管T2的栅极与下拉节点N1电连接，第二时钟线中传输的第二时钟信号XCK的频率与第一时钟线中传输的第一时钟信号CK的频率相同，且第二时钟信号XCK的相位与第一时钟信号CK的相位之差为180°；第一电容C1的一端与第四晶体管T2的第二极电连接，第一电容C1的另一端与第二晶体管T16的栅极电连接。

需要进行说明的是，在第二时钟信号XCK处于低电位且第四晶体管T2处于导通状态的情况下，可以通过第一电容C1将第二晶体管T16的栅极电位耦合至更低，进而能够将下拉节点N1的电位降至更低。

在其中一个实施例中，移位寄存器还包括第五晶体管T12和第六晶体管T6，第五晶体管T12的第一极与第一时钟线电连接，第五晶体管T12的栅极与输入晶体管T5的第二极电连接，第五晶体管T12的第二极与上拉节点N5电连接；第六晶体管T6的第一极与第一电容C1的一端电连接，第六晶体管T6的栅极与第五晶体管T12的第二极电连接，第六晶体管T6的第二极与高电位线电连接。

需要进行说明的是，第五晶体管T12可以根据节点N3电位输出第一时钟信号CK的电位至节点N4，然后节点N4的电位可以通过第六晶体管T6控制节点N2的电位是否拉高至高电位信号VGH的电位。

在其中一个实施例中，移位寄存器还包括第七晶体管T4，第七晶体管T4的第一极与低电位线电连接，第七晶体管T4的栅极与第一晶体管T14的栅极电连接，第七晶体管T4的第二极与第六晶体管T6的栅极电连接。

需要进行说明的是，第七晶体管T4的栅极不仅可以与第一晶体管T14的栅极共用同一第一时钟线，以减少走线数量，并且第七晶体管T4还可以根据第一时钟信号CK拉低节点N4的电位。

在其中一个实施例中，移位寄存器还包括晶体管T11，晶体管T11的第一极与节点N4电连接，晶体管T11的第二极与节点N7电连接，晶体管T11的栅极与低电位线电连接。

需要进行说明的是，晶体管T11处于一直导通状态，可以防止节点N7的电荷流向节点N4，有利于保持节点N7的电位。

在其中一个实施例中，移位寄存器还包括第二电容C3，第二电容C3的一端与节点N7电连接，第二电容C3的另一端与节点N6电连接。

需要进行说明的是，第二电容C3可以将节点N7与节点N6耦合连接，能够延迟节点N7与节点N6之间的电位之差的变化。

在其中一个实施例中，移位寄存器还包括晶体管T10，晶体管T10的第一极与第二时钟线电连接，晶体管T10的第二极与节点N6电连接，晶体管T10的栅极与节点N7电连接。

需要进行说明的是，晶体管T10可以根据节点N7的电位将节点N6的电位调整为第二时钟信号XCK的电位。

在其中一个实施例中，移位寄存器还包括晶体管T9，晶体管T9的第一极与节点N6电连接，晶体管T9的第二极与上拉节点N5电连接，晶体管T9的栅极与第二时钟线电连接。

需要进行说明的是，晶体管T9可以根据第二时钟信号XCK控制节点N6与上拉节点N5之间是否导通。

在其中一个实施例中，移位寄存器还包括第三电容C2，第三电容C2的一端与高电位线电连接，第三电容C2的另一端与上拉晶体管T7的栅极电连接。

在其中一个实施例中，移位寄存器还包括晶体管T8，晶体管T8的第一极与高电位线电连接，晶体管T8的第二极与上拉节点N5电连接，晶体管T8的栅极与节点N3电连接。

需要进行说明的是，晶体管T8可以根据节点N3的电位拉高上拉节点N5的电位。

在其中一个实施例中，移位寄存器还包括晶体管T3，晶体管T3的第一极与节点N3电连接，晶体管T3的第二极与下拉节点N1电连接，晶体管T3的栅极与低电位线电连接。

需要进行说明的是，晶体管T3一直处于导通状态，可以用于防止下拉节点N1的电荷流向节点N3，有利于维持下拉节点N1的电位。

在其中一个实施例中，移位寄存器还包括晶体管T13，晶体管T13的第一极与节点N3电连接，晶体管T13的第二极与高电位线电连接，晶体管T13的栅极与复位线电连接。

需要进行说明的是，复位线用于传输复位信号RST。晶体管T13用于根据复位信号RST的电位拉高节点N3的电位。

图4为图3所示栅极驱动电路的时序示意图，以上述各晶体管均为P沟道型薄膜晶体管为例，结合图5至图9说明一下移位寄存器在一帧中的工作过程，如下所示：

下拉晶体管T1阶段：移位寄存器中各节点的电位如图5所示，输出信号OUT_1的电位为电位H。

第四晶体管T2阶段：移位寄存器中各节点的电位如图6所示，输出信号OUT_1的电位为电位H，此时，下拉晶体管T1的栅极(即下拉节点N1)电位为电位H，下拉晶体管T1的漏极电位为电位L。

t3阶段：移位寄存器中各节点的电位如图7所示，输出信号OUT_1的电位为电位L，没有2|Vth|的电压损失，其原因在于：

在t3阶段中，输入信号IN处于电位L，第一时钟信号CK处于电位L，输入信号IN可以通过第一晶体管T14(和第三晶体管T15)将第二晶体管T16的栅极(节点N8)写入电位L+|Vth|，也可以通过输入晶体管T5、晶体管T3将下拉晶体管T1的栅极(下拉节点N1)写入电位L+|Vth|，此时，下拉晶体管T1导通，将输出信号OUT_1的电位由第四晶体管T2阶段的电位H写成L+2|Vth|，由于输出信号OUT_1产生了L+2|Vth|-H的电压变化量，会通过下拉晶体管T1的栅源之间的寄生电容(Cgs)将下拉晶体管T1的栅极(下拉节点N1)电位由L+|Vth|迅速拉低到更低的电位L↓，因此下拉晶体管T1的漏极的电位L会将输出信号OUT_1的电位写成电位L，这一系列电压变化发生的时间非常地短，因此从输出信号OUT_1来看只有最终的低电位L，从而规避了2|Vth|的电压损失。

t4阶段：移位寄存器中各节点的电位如图8所示，输出信号OUT_1依然维持电位L。此时第一时钟信号CK为电位H，因此可以通过下拉晶体管T1将第六晶体管T6的栅极(节点N4)电位写成电位H，从而关断第六晶体管T6，此时节点N2的电压通过第四晶体管T2的导通写入电位H。

t5阶段：移位寄存器中各节点的电位如图9所示，输出信号OUT_1输出电位L。此时第二时钟信号XCK处于电位L，第四晶体管T2的栅极(下拉节点N1)电位为比电位L更低的电位L↓，因此可以通过第四晶体管T2将节点N2的电位写成电位L，由于节点N2由t4阶段的电位H变化成了t5节点的电位L，产生了L-H的电压变化量，会通过第一电容C1的耦合(couple)作用将第二晶体管T16的栅极(节点N8)由原来的电位L+|Vth|变成比电位L↓更低的电位L↓↓(非常低)。由于第二晶体管T16的栅漏短接，因此栅漏是相等的电位L↓↓，如此可以保证下拉晶体管T1的栅极始终处于低电位L↓↓+|Vth|，从而确保输出信号OUT_1长时间输出电位L。

可以理解的是，通过如图4所示的电路仿真可以发现，输出信号OUT_1在输出电位L的过程中可以保持为电位L，而没有2|Vth|的电压损失。

在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括上述至少一实施例中的栅极驱动电路，输出线中的输出信号OUT_1在电位下降过程中没有台阶。

可以理解的是，本实施例提供的显示面板，通过电位拉低模块100在下拉晶体管T1处于导通状态下进一步拉低下拉节点N1的电位，使得下拉晶体管T1完全导通，可以将低电位线中的低电位信号VGL无损传输至输出线中，进而能够保持输出线的电位与低电位线的电位相同，改善或者避免了输出线中的输出信号OUT_1的电位在下降过程中存在台阶的问题。

需要进行说明的是，上述显示面板可以但不限于为自发光显示面板，例如，有机发光二极管显示面板、微发光二极管显示面板、迷你发光二极管显示面板或者量子点发光二极管显示面板中的任一种，还可以为液晶显示面板。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上对本申请实施例所提供的栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。