时钟发生器电路、对应的设备和方法

相关申请的交叉引用

本申请要求于2022年6月16日提交的意大利专利申请No.102022000012767的优先权，该申请在此通过引用并入本文。

技术领域

该描述涉及时钟发生器。

背景技术

在数字时钟生成中，特别是使用环形振荡器时，即使精度适中，简单、低功耗、低成本的本地振荡器也是非常被期望的。

这样的振荡器可以使用提供延迟锁向环(DLL)单元的延迟元件(延迟线或级)来实现：每个延迟单元引入可用于时钟生成的延迟。

基于DLL概念的振荡器面临这样的风险：由于单个延迟单元的延迟时间略有不同，振荡在一段时间后会不希望地停止。

这主要是由于上升和下降时间之间的不同延迟，这种行为导致脉冲失真：脉冲可以在一段时间后消失，或是可以稳定到恒定值(例如，“1”)。

换句话说，由于单个DLL单元对上升和下降信号引入的不同延迟，延迟的信号变得失真，并且在一段时间后其宽度减小到零(例如，假设Trise>Tfall)。这可能会导致不希望的时钟信号关闭。

发明内容

一个或多个实施例涉及相应的设备。用于例如在用于自动收费支付(tollpayment)的接收器中使用的时钟恢复电路可以是这种设备的示例性。

一个或多个实施例涉及相应的方法。

一个或多个实施例涉及时钟恢复电路，其中数据通过信道发送，而不与数据一起发送时钟信号。

在本文示例的电路中，用于DLL回路的反馈信号经由触发器生成，该触发器由布置在延迟线末端和中间的DLL单元生成的脉冲设置和重置。

在本文示例的电路中，时钟信号可以由触发器生成，该触发器基于链末端的信号进行控制，该信号设置触发器，并由位于DLL链中间(例如，大约半途)位置的级重置，其中脉冲的持续时间，即Tpulse，大于由单个延迟单元施加的延迟Td并且小于N*Td，其中N是DLL延迟线中的单元数。

在本文示例的电路中，只要使能被断言，时钟脉冲(时钟信号CLK)就以持续的方式生成。对于位于DLL链中间(例如，大约半途)位置的级，TpulseTd的关系将适用。

本文示例的电路中，生成的时钟信号的周期为2*Td，由于作为“设置”和“清除”脉冲信号clk_set和clk_clr的函数产生的结果，馈送到DLL发生器的信号feed_sig具有稳定的宽度。

如本文示例的电路，只要使能引脚使用具有(非常)低功耗的简单布置被设置，就可以促进生成时钟信号：时钟信号只能响应于设置启动脉冲而被激活。

如本文所示例的电路适于校准，例如，为了补偿PVT引起的(PVT＝过程，电压，温度)变化，以方便获得精确的时钟。

附图说明

现在仅以示例的方式，参照附图描述一个或多个实施例，其中：

图1A总体地图示了使用延迟线提供时钟发生器的可能性；

图1B包括可能在这种延迟线中出现的各种信号的示例性示图；

图2是包括多个延迟线的时钟发生器电路的电路图；

图3是图2的时钟发生器电路的电路图，包括本描述的实施例；

图4包括根据本描述的实施例可能出现在时钟发生器电路中的信号的可能时间行为的各种示例性示图；以及

图5和图6图示了根据本描述的实施例实现时钟发生器电路的可能细节。

绘制图是为了清楚地说明实施例的相关方面，并且不一定按比例绘制。

在图中绘制的特征的边缘并不一定指示特征范围的终止。

除非另有指示，不同附图中相同的附图标记和符号一般指代相同的部分。

此外，贯穿本描述，为了简洁起见，可以使用相同的名称来指定：

某个节点或线路以及在该节点或线路上出现的信号，以及

某个部件及其电气参数(例如，由延迟元件或延迟线提供的延迟)。

具体实施方式

在随后的描述中，说明了各种具体细节，以便根据描述提供对各种实施例的示例的深入理解。可以不使用该一个或多个具体细节，也可以使用其他方法、组件、材料等来获得该实施例。在其他情况下，没有详细说明或描述已知的结构、材料或操作，以使实施例的各个方面不会被遮蔽。

在本描述的框架中提及“实施例”或“一个实施例”意在指示所描述的与实施例相关的特定配置、结构或特征包括在至少一个实施例中。因此，诸如“在实施例中”、“在一个实施例中”等可能出现在本描述各点中的短语不一定确切地指一个且相同的实施例。此外，特定的配置、结构或特征可以在一个或多个实施例中以任何适当的方式组合。

本文使用的标题/附图标记仅为方便起见而提供，因此不定义保护的程度或实施例的范围。

图1A总体地图示了使用级联延迟单元(延迟级或元件)链DL提供基于脉冲输入/启动信号(脉冲IN/启动)的时钟发生器的可能性，该信号作为(脉冲)信号DIN提供给链中的第一延迟单元。

如图1B的示图所图示的，链中的单元DL在产生相应的延迟信号DLL0、DLL1、DLL2、DLL3、DLL4、DLL5、DLL6、DLL7中以相应的上升和下降时间Td_rise和Td_fall运行。链中的单元数目N(此处N＝8)当然仅仅是示例性的。

为了提供时钟生成器，如图1A所图示的链中的延迟单元DL被封闭在环路中(通常称为延迟锁定环路或DLL)。

在某些情况下，可以观察到这样的时钟发生器的操作可能会在一段时间后停止。

即使不希望在这方面受到任何特定理论的约束，这种现象也可能与每个延迟单元实际提供的(略微)不同的延迟时间有关，主要是由于不同的上升和下降时间Td_rise和Td_fall。

参考图1B的示图，例如，如果Td_rise>Td_fall，每个延迟单元DL从“0”切换到“1”(上升)所花费的时间比从“1”切换回“0”(下降)所花费的时间要长。因此，除了相对于输入到链中第一延迟单元的信号DIN延迟增加外，信号DLL0、DLL1、DLL2、DLL3、DLL4、DLL5、DLL6、DLL7的脉冲持续时间将越来越短。

特别是在“长”延迟链(N>>1)的情况下，预期沿延迟布置传播的脉冲可能会在一段时间后消失，或者可以被设置为固定值(例如“1”)。

图2是(本地)振荡器22的电路图，振荡器22实现为被配置为生成时钟信号CLK的延迟锁定环路(DLL)电路。所生成时钟的频率是实现延迟的函数。

在图2所图示的实现中(如意大利专利申请(申请号102021000027779，发明人David Vincenzoni)所公开的，该申请转让给本申请的同一受让人，在提交本申请时尚未向公众公开)，延迟锁定回路(DLL)电路22可以实现为级联的延迟单元220链，配置为应用相应的延迟时间Td(例如，16ns至32ns：当然，这些值仅仅是示例性的，非限制性的)。意大利专利申请通过整体引用并入本文。

耦合到延迟单元220的组合逻辑生成时钟信号CLK，其(半)周期是延迟Td的函数。

如图所示，组合逻辑包括与门222，其与链(级联)中从第一到倒数第二个延迟单元220的每隔一个(every other)延迟单元220耦合。每个与门222都有耦合到相关延迟单元220的输入(DIN、DLL1、DLL3、DLL5等)的第一输入和耦合到相关延迟单元220的输出(DLL0、DLL2、DLL4、DLL6等)的第二反相(negated)输入。

与门222的输出作为输入提供给产生时钟信号CLK作为输出的或门224。

也就是说，门222、224提供逻辑电路装置，逻辑电路装置配置为产生本地时钟信号CLK，以作为施加到链中的延迟单元220的输入信号的函数。

如图2所图示的，这样的逻辑电路装置因此包括与门222的集合，耦合到链中延迟单元220的交替的延迟单元220，其中集合中的每个与门具有耦合到该与门耦合的相应延迟单元220的输入(例如，DIN、DLL1、DLL3、DLL5)的第一输入，以及耦合到链中相应延迟单元220后的延迟单元的(反向)输入(例如，DLL0、DLL2、DLL4、DLL6)的第二输入。

或门224耦合到与门的输出，从而产生本地时钟信号CLK。

在图2所图示的布置中，位于DLL电路22输入端的或门226接收：

作为第一输入，脉冲输入/启动信号，以及

作为第二输入，与门228的输出转而接收作为输入的延迟单元链/级联中最后延迟单元220的输出(此处是DLL7)和以已知方式提供的使能信号EN，例如，经由简单有限状态机(FSM)或粗略数据检测器(在图中未示出)。

来自DLL电路22输入处的或门226的输出作为输入DIN应用于延迟单元链/级联中的第一延迟单元220。

在图2所图示的布置中，脉冲输入/启动信号是脉冲信号，它具有(名义上的)“接通”时间Tpulse，且周期在Td(延迟单元220的延迟时间)和M*Td之间，其中M是DLL电路中延迟单元链/级联中的延迟单元22数目。

即：TpulseTd。

例如，在图示的示例中，M＝8(eight)。

经由与DLL振荡器22相关联的逻辑电路装置(在图2中未示出)，可以从启动信号(以本领域技术人员已知的任何方式生成)生成脉冲输入/启动信号。

只要使能信号EN被激活，时钟脉冲(信号CLK)连续生成，时钟周期为2*Td，其中Td为延迟单元220的延迟时间。

值得注意的是，在某些情况下，在链的末端出现不希望出现的短脉冲的风险可能会影响DLL振荡器22的正常期望操作，如图2所图示的。事实上，由于单元220为上升和下降信号引入了不同的延迟，延迟的信号随着其宽度减小到零而失真(假设Trise>Tfall)：参见图1B的示图。这甚至可能导致不希望出现的时钟关断。

图1B的示图指示，脉冲“变窄”(即脉冲DLL0到DLL7“开启”的时间减少)随着信号所经过的延迟单元的数目而增加。因此，可以考虑通过在延迟线的半途增加反相器来解决上面提到的问题，这样，在反相器的下游，逐渐的脉冲变窄将得到补偿。

值得注意的是，这将导致振荡的不稳定，具有时钟信号CLK可能最终被“卡”在0或1的风险。

在图3所呈现的示例中(其中与结合前面的图描述的部件或元件类似的部件或元件用相同的附图标记/符号表示，以便为简洁起见不再重复相应的描述)，反馈信号feed_sig反馈到延迟链(或门226)的输入，例如：经由与门228，由使能信号EN进行选通，并不是(仅仅)从链的末端(延迟单元级联中最后延迟单元220的输出)导出的。

与图2的情况类似，在图3所呈现的示例中，时钟信号CLK(适用于提供给任何已知类型的用户设备UD，通常是电路10的不同元件)经由逻辑电路装置产生，逻辑电路装置包括与门集合222，与延迟单元链中延迟单元220的交替的延迟单元耦合。

如图所示，该集合中的每个与门具有耦合到该与门耦合的相应的延迟单元220的输入(DIN,DLL1,DLL3,DLL5)的第一输入，以及接收链中相应的延迟单元220之后延迟单元的逻辑反向输入DLL0,DLL2,DLL4,DLL6的第二输入。耦合到与门222的输出的或门224产生时钟信号CLK。

另外需要注意的是，用于产生时钟信号CLK的逻辑电路装置222、224仅仅是本领域技术人员为此目的可以采用的多个选项之一的示例性：本文的实施例实际上主要涉及用于抵消DLL回路的不希望的关断的反馈网络。

在图3所呈现的示例中，反馈信号feed_sig的来源是:

链的末端(延迟单元级联中最后延迟单元220的输出)，以及

(至少)在链中的中间位置上的一个单元。

在图3所图示的示例中，所涉及的单元是链中的第五单元(从第四单元输入DLL3-将DLL4输出到第六单元)，位于中间位置，大约是链的半途：在图3所图示的示例中，链包含8(eight)个单元，5(five)是最接近8/2＝4的上整数。

在图3所图示的示例中，反馈信号feed_sig是由触发器230生成的，该触发器由延迟链末端和中间生成的脉冲进行时钟计时。

在图3所图示的示例中，第一逻辑信号clk_set由第一与门231产生，第一与门231接收：

作为第一输入，输入到链中的最后(此处是第8)延迟单元220的信号DLL6，以及

作为第二输入，从链中的最后延迟单元220输出的(逻辑反向)信号DLL7。

此外，在图3所图示的示例中，第二逻辑信号clk_clr由第二与门232产生，第二与门232接收:

作为第一输入，输入到链中的中间(此处是第5个)延迟单元220的信号DLL3，以及

作为第二输入，从链中的第五单元220输出的(逻辑反向)信号DLL4。

信号clk_set和clk_clr被馈送到多路复用器233的输入，该多路复用器233交替地将信号clk_set和clk_clr应用于触发器230，以响应来自反相器234的输出信号，该反相器234的输入耦合到触发器230的输出，即反馈信号feed_sig。

如图所示，触发器230可经由信号nReset(以本领域技术人员本身已知的方式产生)重置。

图3中所图示的示例有效地抵消了在延迟链末端具有(太)短脉冲的风险。

在形成信号clk_set、clk_clr(和CLK)时，对门231、232(以及门222)的反相输入的作用可以在概念上等同于放置在延迟链中的反相器单元，例如对信号DLL3：也就是说，这样的反相器被“交换”到其他输入。因此，本文讨论的反馈电路装置226、228、230、231、232、233包括第一反馈信号路径(对门231的反相输入)和第二反馈信号路径(对门232的反相输入)中的反向逻辑。

综上所述：

反馈电路装置(即226、228、230、231、232、233)配置为向延迟单元220链中的第一延迟单元提供反馈信号feed_sig，包括：

i)从链中的最后延迟单元到链中的第一延迟单元的第一反馈信号路径(通过元件226、228、230、231、233)，以及

ii)从链中的中间延迟单元到链中的第一延迟单元的第二反馈信号路径(通过元件226、228、230、232、233)。

中间延迟单元布置在链中的第一延迟单元和最后延迟单元之间，可选地至少大约在链中的第一延迟单元和链中的最后延迟单元的半途：如图3所图示的布置包括N个(例如N＝8)延迟单元，并且中间延迟单元布置在链中的位置为从第一延迟单元计算是接近的整数N/2的位置。

例如，当N＝8时，中间延迟单元是链中的第5个，其中5是N/2＝4中最接近的(上)整数。

如图3所图示的，第一反馈信号路径(通过元件226、228、230、231、233)和第二反馈信号路径(通过元件226、228、230、232、233)包括与链中最后延迟单元耦合的第一反馈分支(例如，与门231)以及与链中中间延迟单元耦合的第二反馈分支(例如，与门232)。

通过元件226、228、230、233的公共反馈分支包括与第一反馈分支231和第二反馈分支232耦合的多路复用器233。

多路复用器233被配置为向链中的第一延迟单元(本文经由门228和226)提供反馈信号feed_sig，该反馈信号feed_sig交替地基于：

经由第一反馈分支(与门231)从链中的最后延迟单元接收的第一反馈信号分量，即clk_set，或

经由第二反馈分支(与门232)从链中的中间延迟单元接收的第二反馈信号分量，即clk_clr。

如图所示，第一与门231(即第一反馈分支)和第二与门232(即第二反馈分支)分别作为第一输入和第二反相输入接收：

传播到链中最后延迟单元的输入和输出的输入信号DIN，

传播到链中中间延迟单元的输入和输出的输入信号DIN。

图4包括各种时间示图，它们共享共同时间(横坐标)刻度，这些时间示图是以下信号可能的时间行为的示例(从上到下)：

使能信号EN，

信号，例如在延迟单元220的输入/输出处的DIN、DLL0、DLL1…DLL7

时钟信号CLK(周期为2×Td)，

信号clk_set，

信号clk_clr，

信号feed_sig，以及

信号nReset。

如图4所图示的，只要使能信号EN处于激活状态，时钟脉冲(CLK)以2*Td给定的时钟周期连续生成。

反馈信号feed_sig是从在末端(clk_set)和延迟线(clk_clr)的中间位置(大约半途)二者收集的信号(脉冲)clk_set和clk_clr开始生成的，从而便于保持feed_sig的宽度稳定。

图5是电路的示例，该电路可有利地用于从(一般)启动信号产生脉冲输入/启动信号。

如图5所图示的，信号启动(Start)在通往与门400的第一输入和第二输入的第一路径和第二路径上“分岔(bifurcated)”。

第一路径是直接路径，启动信号直接应用于与门400的第一输入。

第二路径是通过延迟单元402集合(例如，三个)的路径，因此延迟的启动信号以逻辑反向应用于与门400的第二输入。

图6包含共享公共时间(横坐标)刻度的各种时间示图，这些时间示图是(从上到下)可能的时间行为的示例：启动信号、单元402延迟的启动信号和结果信号脉冲输入(IN)/启动。注意，选择单元402的输入到输出延迟时间等于延迟单元220的输入到输出延迟时间Td，导致脉冲启动信号PulseIN/Start(脉冲输入/启动)具有持续时间(“接通”时间)，该持续时间(“接通”时间)是延迟单元220的输入到输出延迟时间Td的倍数(例如，三倍)。

如图3所图示的示例电路很简单，并且只要设置使能引脚，就有利于以连续方式生成时钟信号。

它是全数字的，并且具有(非常)低的功耗：时钟信号CLK只有在启动脉冲设置时才能激活。该电路适合校准，例如，为了补偿过程、电压、温度(PVT)变化，从而促进实现更高的时钟精度。

在不影响基本原理的情况下，细节和实施例可能会在不脱离实施例范围的情况下，与仅以示例方式描述的内容有所不同，甚至显著不同。