半导体结构的形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

背景技术

在半导体领域中，在进行刻蚀、光刻、研磨等工艺后，通常还需要进行去离子水(de-ionized water)冲洗的步骤，以去除反应副产物、杂质等。

等离子体处理也是半导体工艺中常用的工序，例如：等离子体刻蚀处理等。

但是，晶圆的良率仍有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构的形成方法，改善晶圆表面电荷聚集的问题，提升晶圆的良率。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供晶圆，晶圆包括光致电离反应材料；对晶圆执行一次或多次的工艺制程处理，每次工艺制程处理过程中产生第一类电荷；在其中至少一次的工艺制程处理后，对晶圆进行光源照射处理，用于在光致电离反应材料中产生第二类电荷，第二类电荷与第一类电荷电性相反。

可选的，所述第一类电荷为负电荷；所述一次或多次的工艺制程处理包括以下处理中的任一种或多种：对晶圆进行去离子水冲洗处理；对晶圆进行等离子体处理。

可选的，所述等离子体处理包括离子注入工艺、等离子体增强化学气相沉积工艺和等离子体刻蚀工艺中的一种或几种。

可选的，所述工艺制程处理包括：对晶圆进行去离子水冲洗处理；所述半导体结构的形成方法还包括：在提供晶圆之后，且在对晶圆进行去离子水冲洗处理之前，采用依次进行的曝光、显影工艺，在所述晶圆上形成光刻胶图形层。

可选的，在提供晶圆的步骤中，在所述晶圆上形成前段器件结构以及位于所述前段器件结构上的介电层；所述采用依次进行的曝光、显影工艺，在所述晶圆上形成光刻胶图形层，包括：采用依次进行的曝光、显影工艺，在所述介电层上形成光刻胶图形层。

可选的，所述半导体结构的形成方法还包括：在形成所述光刻胶图形层和对所述晶圆进行光源照射处理之后，以所述光刻胶图形层为掩膜，图形化所述介电层，形成多个沟槽；在所述沟槽内形成导电结构。

可选的，所述工艺制程处理还包括：以所述光刻胶图形层为掩膜，采用等离子体刻蚀工艺，图形化所述介电层。

可选的，在提供晶圆的步骤中，所述前段器件结构包括MOS器件，MOS器件包括有源区、位于有源区上的栅极结构以及位于所述栅极结构两侧的有源区内的源漏掺杂区；所述栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅极结构的顶部上还形成有栅极金属硅化物层。

可选的，所述半导体结构的形成方法还包括：在对晶圆进行去离子水冲洗处理之后，对所述晶圆进行显影后检查；所述对所述晶圆进行光源照射处理，包括：在对所述晶圆进行显影后检查的步骤中对所述晶圆进行光源照射处理；或者，利用显影后检查的机台，对所述晶圆进行光源照射处理。

可选的，对所述晶圆的中心区域进行光源照射处理。

可选的，所述半导体结构的形成方法还包括：对所述晶圆执行一次或多次的工艺制程处理之后，对所述晶圆进行暗场检测；所述对所述晶圆进行光源照射处理，包括：在对所述晶圆进行暗场检测的步骤中对所述晶圆进行光源照射处理；或者，利用暗场检测的机台，对所述晶圆进行光源照射处理。

可选的，所述半导体结构的形成方法还包括：对所述晶圆执行一次或多次的工艺制程处理之后，对所述晶圆进行亮场检测；所述对所述晶圆进行光源照射处理，包括：在对所述晶圆进行亮场检测的步骤中对所述晶圆进行光源照射处理；或者，利用亮场检测的机台，对所述晶圆进行光源照射处理。

可选的，对所述晶圆进行光源照射处理的光源的波长为200nm至780nm。

可选的，所述光致电离反应材料的材料包括含氮含硅材料。

可选的，所述光致电离反应材料包括含氮氧化硅、含碳氮化硅和氮化硅中的一种或多种。

可选的，所述晶圆包括衬底；所述衬底中形成有深N型阱区。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构的形成方法中，在其中至少一次的工艺制程处理后，对晶圆进行光源照射处理，用于利用光致电离效应，在晶圆中产生第二类电荷，第二类与第一类电荷电性相反，从而对工艺制程处理过程中产生的第一类电荷进行中和，进而防止第一类电荷在晶圆表面聚集，以防止对器件性能产生不良影响，相应提升了生产制造良率。

附图说明

图1示出了晶圆的良率测试结果图；

图2至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；

图6是图2至图5所示的半导体结构的形成方法，所形成的半导体结构对应的电镜图；

图7至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图12是图7至图11所示的半导体结构的形成方法，所形成的晶圆良率测试结果图；

图13是图7至图11所示的半导体结构的形成方法，所形成的半导体结构对应的电镜图。

具体实施方式

由背景技术可知，晶圆的良率仍有待提高。

图1示出了晶圆的良率测试结果图。其中，图1(a)示出了晶圆上良率测试的分布图，图1(b)和1(c)示出了良率测试失败的细节图。

具体地，由图1(a)可知，晶圆的良率(1-BIN1)为95.06％，由图1(b)、1(c)可知，和SRAM(11-SRAM)相关的失效约为0.63％，和功能性测试(14-FNC)相关的失效约为3.74％。

现结合一种半导体结构的形成方法分析晶圆的良率有待提高的原因。图2至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。

如图2所示，提供基底，基底包括有源区1，有源区1上形成有多晶硅栅极结构，多晶硅栅极结构两侧的有源区1内形成有源漏掺杂区3，多晶硅栅极结构包括栅氧化层2和位于栅氧化层2上的多晶硅栅极层4；基底上还形成有覆盖源漏掺杂区3的层间介质层5，层间介质层5中形成有分别与多晶硅栅极结构相接触的栅极插塞6、与源漏掺杂区3相接触的源漏插塞7，栅极插塞6和多晶硅栅极结构之间还形成有栅极金属硅化物层8；层间介质层5上还形成有一层或多层的第一金属介电层9，第一金属介电层9中形成有第一导电结构10，与栅极插塞6或源漏插塞7电连接，第一金属介电层9上还形成有第二金属介电层11。

如图2所示，在第二金属介电层11上形成光刻胶材料层12。

如图3所示，采用依次进行的曝光、显影工艺，对光刻胶材料层12进行图形化，形成光刻胶图形层13。

如图4所示，以光刻胶图形层13为掩膜，图形化第二金属介电层11，形成沟槽14，暴露出第一导电结构10。

如图5所示，在沟槽14内形成第二导电结构15，第二导电结构15与第一导电结构10电连接。

结合失效分析测试发现，晶圆中心区域的栅氧化层2击穿(Breakdown)，容易导致栅极金属硅化物层8中的金属向多晶硅栅极层4中迁移，进而导致晶圆中心区域的良率降低。

经进一步研究发现，在采用依次进行的曝光、显影工艺，对光刻胶材料层进行图形化，形成光刻胶图形层13后，且在以光刻胶图形层13为掩膜，图形化第二金属介电层11之前，通常还对晶圆进行去离子水冲洗处理，晶圆中心区域的栅氧化层2击穿，是由于在去离子水冲洗处理的步骤中，负电荷容易在晶圆中心区域大量聚集，进而导致通过栅氧化层2放电，导致栅氧化层2击穿形成孔洞(如图6中箭头16所指的方框中的黑色点所示)。

并且，在半导体领域中，通常采用等离子体刻蚀工艺，刻蚀第二金属介电层11，形成沟槽14，在等离子体刻蚀工艺的步骤中，利用电浆对第二金属介电层11进行物理的撞击和化学反应，导致第二金属介电层11表面具有较多的悬挂键，悬挂键容易吸引负电荷，进而导致负电荷聚集，进一步恶化栅氧化层2击穿的问题，导致良率降低。

为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供晶圆，晶圆包括光致电离反应材料；对晶圆执行一次或多次的工艺制程处理，每次工艺制程处理过程中产生第一类电荷；在其中至少一次的工艺制程处理后，对晶圆进行光源照射处理，用于在光致电离反应材料中产生第二类电荷，第二类电荷与第一类电荷电性相反。

本发明实施例提供的半导体结构的形成方法中，在其中至少一次的工艺制程处理后，对晶圆进行光源照射处理，用于利用光致电离效应，在晶圆中产生第二类电荷，第二类与第一类电荷电性相反，从而对工艺制程处理过程中产生的第一类电荷进行中和，进而防止第一类电荷在晶圆表面聚集，以防止对器件性能产生不良影响，相应提升了生产制造良率。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。图7至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下结合附图，对本实施例半导体结构的形成方法进行详细说明。

参考图7，提供晶圆，晶圆包括光致电离反应材料。

其中，晶圆用于为形成半导体器件提供工艺平台。

作为一种示例，在提供晶圆的步骤中，晶圆上形成有前段器件结构以及位于前段器件结构上的介电层。

在本实施例中，前段器件结构为前段制程中形成的器件结构，例如：MOS器件等。

作为一种示例，在提供晶圆的步骤中，前段器件结构包括MOS器件，MOS器件包括有源区(Active Area，AA)(未标示)、位于有源区上的栅极结构110以及位于栅极结构110两侧的有源区内的源漏掺杂区120；栅极结构110包括栅介质层111和位于栅介质层111上的栅极层112；栅极结构110的顶部上还形成有栅极金属硅化物层113。

其中，有源区用于定义沟道区和源漏掺杂区的位置。栅极结构用于控制场效应晶体管导电沟道的开启和关断。

在本实施例中，栅介质层111用于隔离栅极层112与有源区。作为一种示例，栅介质层111的材料包括氧化硅和氮氧化硅中的一种或两种。

作为一种示例，栅极层112的材料为多晶硅或非晶硅。

在本实施例中，源漏掺杂区120用于作为场效应晶体管的源极或漏极。

具体地，在形成NFET器件时，源漏掺杂区120中掺杂有N型离子；在形成PFET器件时，源漏掺杂区120中掺杂有P型离子。

在本实施例中，栅极金属硅化物层113用于减小栅极插塞和栅极层112之间的接触电阻，进而提高栅极插塞和栅极层112之间的电连接性能。

在本实施例中，栅极金属硅化物层113的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。

需要说明的是，本实施例中，源漏掺杂区120上还形成有源漏金属硅化物层125，用于降低源漏掺杂区120与源漏插塞之间的接触电阻，进而提升源漏掺杂区120与源漏插塞之间的电连接性能。

在本实施例中，源漏金属硅化物层125的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。

本实施例中，前段器件结构上还形成有层间介质层130，层间介质层130中形成有分别与栅极金属硅化物层113、源漏金属硅化物层125相接触的栅极插塞140、以及源漏插塞150。

在本实施例中，栅极插塞140用于实现栅极结构110与外部电路之间的电连接。

在本实施例中，源漏插塞150用于实现栅极结构110与外部电路之间的电连接。

在本实施例中，栅极插塞140和源漏插塞150的材料为导电材料，例如：钨、钴、镍等金属材料。

在本实施例中，介电层用于实现相邻器件之间的隔离，还用于隔离形成于介电层内的导电结构。

在本实施例中，介电层的材料为绝缘介电材料。作为一种示例，介电层的材料包括低k介质材料、超低k介质材料、氧化硅、氮化硅和氮氧化硅中的一种或多种，介电层可以为单层或叠层结构。

本实施例中，介电层为叠层结构，包括：第一子介电层160和位于第一子介电层160上的第二子介电层170。

本实施例中，第一子介电层160中还形成有互连结构180，与栅极插塞140或源漏插塞150电连接。第二子介电层170位于互连结构180上。

其中，第一子介电层160用于实现相邻互连结构180之间的电隔离。第二子介电层170用于实现后续导电结构之间的电隔离。

本实施例中，晶圆包括衬底；衬底中形成有深N型阱区(Deep N Well，DNW)(图未示)。深N型阱区用于降低衬底的噪声。

在本实施例中，在N型场效应晶体管(NFET)中，深N型阱区在衬底的内部，深N型阱区上方为P型阱区，且深N型阱区的底部及四周均为P型衬底，P型衬底和深N型阱区为反偏，深N型阱区在平行于衬底方向的面积越大，越容易阻隔晶圆表面的电荷通过P型衬底传导出去，进而在晶圆表面产生第一类电荷的概率越大，相应地，后续通过光源照射处理，对第一类电荷进行中和的效果越显著。

具体地，在具有较大面积的深N型阱区的晶圆中，晶圆表面产生负电荷的概率越大。

在本实施例中，晶圆包括光致电离反应材料，从而后续能够利用光致电离效应，在对晶圆进行光源照射处理时，能够在光致电离反应材料中产生第二类电荷。

需要说明的是，光致电离反应材料指的是，能够产生光致电离效应的材料。

作为一种示例，光致电离反应材料包括含氮含硅材料。含氮含硅材料(SiN

具体地，在特定光照下(hV

本实施例中，光致电离反应材料的材料包括含氮氧化硅、含碳氮化硅(NitrideDoped Carbon，NDC)和氮化硅中的一种或多种。

其中，在半导体领域中，含氮氧化硅材料通常用于作为防反射层(AntiReflection Coating,ARC)的材料，以减少曝光过程中光的反射，使光能够更好地被光阻材料吸收；含碳氮化硅材料通常用于作为刻蚀停止层(Etch Stop Layer)的材料，用于在各种刻蚀工艺中，起到定义刻蚀停止位置的作用；氮化硅材料通常用于作为硬掩膜层的材料，用于作为刻蚀工艺的刻蚀掩膜，或者用于作为应力层的材料。

因此，光致电离反应材料的材料包括含氮氧化硅、含碳氮化硅(Nitride DopedCarbon，NDC)和氮化硅中的一种或多种，还能够提高与现有工艺的工艺兼容性。

参考图8，对晶圆执行一次或多次的工艺制程处理，每次工艺制程处理过程中产生第一类电荷。

在本实施例中，对晶圆执行一次或多次的工艺制程处理，以便形成相应的结构。

作为一种示例，第一类电荷为负电荷；一次或多次的工艺制程处理包括以下处理中的任一种或多种：对晶圆进行去离子(de-ionized，DI)水冲洗处理；对晶圆进行等离子体处理。

其中，对晶圆进行去离子水冲洗处理的步骤中，去离子水的电导率较高，在利用去离子水对晶圆表面进行冲洗的过程中，和晶圆表面材料之间的摩擦接触容易产生负电荷。

其中，在对晶圆进行离子体处理的过程中，通常是利用特定浓度、能量、时间的电浆在电场作用下，对晶圆表面进行物理轰击和/或化学反应，刻蚀出所需图案。但这个过程也在晶圆表面了产生悬挂键和不饱和键。同时，电浆本身包含有大量的带电粒子，这些粒子会部分附着于晶圆表面，共同导致电浆处理后，晶圆表面容易积累电荷，当电荷数量较多时，容易发生等离子体诱导损伤(Plasma Induced Damage，PID)，导致栅极氧化层退化甚至击穿。

更具体地，等离子体处理包括离子注入工艺、等离子体增强化学气相沉积工艺和等离子体刻蚀工艺中的一种或几种。

其中，在离子注入工艺的过程中，将离子加速，获得很大动能的离子进入半导体材料中，容易在半导体材料中产生晶格损伤，导致化学键断开，同时离子注入过程中的带电粒子部分吸附在晶圆表面，以上两个因素共同导致电荷积累，严重时导致栅极氧化层退化甚至击穿；类似地，在等离子体增强化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)工艺的过程中，也容易在晶圆表面产生电荷；在等离子刻蚀工艺的过程中，利用带电的电浆，对晶圆表面进行轰击和/或化学反应，在晶圆表面产生悬挂键和不饱和键，同时电浆带电粒子吸附，会导致晶圆表面容易积累电荷，当电荷数量较多时，容易发生等离子体诱导损伤(Plasma Induced Damage，PID)，进而容易导致栅极氧化层退化甚至击穿。

作为一种示例，工艺制程处理包括：对晶圆进行去离子水冲洗处理；半导体结构的形成方法还包括：在提供晶圆之后，且在对晶圆进行去离子水冲洗处理之前，采用依次进行的曝光、显影工艺，在晶圆上形成光刻胶图形层。

在本实施例中，光刻胶图形层用于作为刻蚀工艺或掺杂工艺的掩膜。

在本实施例中，在形成光刻胶图形层后，对晶圆进行去离子水冲洗处理，用于去除残留的显影液以及残胶。

具体地，在提供晶圆的步骤中，晶圆上形成有前段器件结构以及位于前段器件结构上的介电层；相应地，采用依次进行的曝光、显影工艺，在介电层上形成光刻胶图形层210。

具体地，如图7所示，在介电层上形成光刻胶材料层21；如图8所示，对光刻胶材料层210依次进行曝光、显影处理，形成光刻胶图形层210。

需要说明的是，本实施例中，在形成光刻胶材料层21之前，还在介电层上形成平坦层22以及位于平坦层22上的防反射层23。

在本实施例中，平坦层22用于提高晶圆表面的平坦度。作为一种示例，平坦层22的材料包括有机介电层或旋涂碳。

在本实施例中，防反射层23用于减小曝光时的反射效应。作为一种示例，防反射层23的材料为含氮氧化硅，从而防反射层23的材料能够作为光致电离反应材料。

还需要说明的是，本实施例中，在形成平坦层22和防反射层23之前，半导体结构的形成方法还包括：在介电层上形成硬掩膜材料层190。

后续以光刻胶图形层为掩膜，图形化硬掩膜材料层190以形成硬掩膜层220，之后以硬掩膜层220为掩膜，继续刻蚀介电层。

本实施例中，硬掩膜材料层190的材料为氮化硅，从而硬掩膜材料层190的材料能够作为光致电离反应材料。

参考图9，在其中至少一次的工艺制程处理后，对晶圆进行光源照射处理200，用于在光致电离反应材料中产生第二类电荷，第二类电荷与第一类电荷电性相反。

本实施例中，在其中至少一次的工艺制程处理后，对晶圆进行光源照射处理，用于利用光致电离效应，在晶圆中产生第二类电荷，第二类与第一类电荷电性相反，从而对工艺制程处理过程中产生的第一类电荷进行中和，进而防止第一类电荷在晶圆表面聚集，以防止对器件性能产生不良影响，相应提升了生产制造良率。

作为一种示例，第一类电荷为负电荷，对晶圆进行光源照射处理200，用于在光致电离反应材料中产生正电荷，从而中和工艺制程处理的过程中产生的负电荷，防止负电荷在晶圆表面累积。

作为一种示例，工艺制程处理包括对晶圆进行去离子(de-ionized，DI)水冲洗处理，在对晶圆进行去离子水冲洗处理的步骤中，去离子水的电导率较高，在利用去离子水对晶圆表面进行冲洗的过程中，和晶圆表面材料之间的摩擦接触容易产生负电荷，进而容易在晶圆表面大量积累负电荷。通过在进行去离子水冲洗处理后，对晶圆进行光源照射处理，能够显著对晶圆表面产生的负电荷起到中和作用。

在具体实施中，在对晶圆表面进行冲洗处理的过程中，通常是从晶圆的中心(center)区域开始冲刷，因此，晶圆中心区域与去离子水接触的时间更久，负电荷容易在晶圆中心区域大量累积。因此，在具体实施例中，可以仅对晶圆的中心区域进行光源照射处理，便能够显著对晶圆表面产生的负电荷起到中和作用。

在具体实施例中，半导体结构的形成方法还包括：在对晶圆进行去离子水冲洗处理之后，对晶圆进行显影后检查(After Development Inspection，ADI)。

相应地，对晶圆进行光源照射处理的步骤包括：在对晶圆进行显影后检查的步骤中，对晶圆进行光源照射处理；或者，利用显影后检查的机台，对晶圆进行光源照射处理，从而能够利用现有显影后检查的机台或现有的显影后检查工艺制程，进行光源照射处理，对现有工艺制程的改动小，有利于提高工艺兼容性、降低成本。

在其他实施例中，半导体结构的形成方法还包括：对晶圆执行一次或多次的工艺制程处理之后，对晶圆进行暗场检测(dark-field inspection，DFI)。

相应地，对晶圆进行光源照射处理的步骤包括：在对晶圆进行暗场检测的步骤中，对晶圆进行光源照射处理；或者，利用暗场检测的机台，对晶圆进行光源照射处理，从而能够利用现有暗场检测的机台或现有的暗场检测的工艺制程，进行光源照射处理，对现有工艺制程的改动小，有利于提高工艺兼容性、降低成本。

在另一些实施例中，半导体结构的形成方法还包括：对晶圆执行一次或多次的工艺制程处理之后，对晶圆进行亮场检测(bright-field inspection，BFI)。

相应地，对晶圆进行光源照射处理的步骤包括：在对晶圆进行亮场检测的步骤中，对晶圆进行光源照射处理；或者，利用亮场检测的机台，对晶圆进行光源照射处理，从而能够利用现有亮场检测的机台或现有的亮场检测的工艺制程，进行光源照射处理，对现有工艺制程的改动小，有利于提高工艺兼容性、降低成本。

需要说明的是，对晶圆进行光源照射处理的光源的波长不宜过短，也不宜过长。如果对晶圆进行光源照射处理的光源的波长过短，则容易导致机台的能耗过高；如果对晶圆进行光源照射处理的光源的波长过长，则光源的能量过低，电离产生第二类电荷的速度越慢，容易导致光源照射处理所需的时间过长。为此，本实施例中，对晶圆进行光源照射处理的光源的波长为200nm至780nm，如：250nm、300nm、400nm、440nm、355nm、266nm等。

本实施例中，在形成光刻胶图形层210和对晶圆进行光源照射处理之后，半导体结构的形成方法还包括：

如图10所示，以光刻胶图形层210为掩膜，图形化介电层，形成多个沟槽230。沟槽230用于为形成导电结构提供空间位置。

具体地，以光刻胶图形层210为掩膜，依次图形化硬掩膜材料层和介电层。

在具体实施中，沟槽230形成在第二子介电层160中，且暴露出互连结构180，以便后续导电结构能够与互连结构180相接触，进而实现导电结构与互连结构180之间的电连接。

需要说明的是，本实施例中，工艺制程处理还包括：以光刻胶图形层为掩膜，采用等离子体刻蚀工艺，图形化介电层。

相应地，在具体实施中，还可以在图形化介电层之后，对晶圆进行进行光源照射处理，以中和等离子体刻蚀工艺产生的电荷。

如图11所示，在沟槽230内形成导电结构240。

其中，导电结构240用于实现前段器件结构与外部电路之间的电连接。

具体地，导电结构240与互连结构180之间电连接。

在本实施例中，导电结构240的材料为导电材料，例如：钨、钴、铜、镍等金属材料。

结合参考图12，图12是图7至图11所示的半导体结构的形成方法，所形成的晶圆良率测试结果图。

其中，图12(a)示出了晶圆上良率测试的分布图，图12(b)、12(c)示出了良率测试失败的细节图。

具体地，由图12(a)可知，晶圆的良率(1-BIN1)为96.37％，由图1(b)、1(c)可知，和SRAM(11-SRAM)相关的失效约为0.36％，和功能性测试(14-FNC)相关的失效约为2.66％。对比参考图1和图12，本实施例中，通过光源照射处理，改善了第一类电荷在晶圆表面大量聚集的问题，相应地提高了晶圆的良率。

结合参考图13，图13是图7至图11所示的半导体结构的形成方法，所形成的半导体结构对应的电镜图。

对比参考图6和图13，本实施例中，改善了第一类电荷在晶圆表面大量聚集的问题，相应地，改善了栅介质层111被击穿的问题，进而栅介质层111的膜层质量较高(如图13中箭头normal所指处所示)，栅介质层111被击穿而形成孔洞等缺陷的几率低。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。