缓冲器电路及其方法

技术领域

本发明实施例涉及一种缓冲器电路及其方法。

背景技术

随着亚微米技术的出现，IC芯片中核心组件的器件尺寸变得越来越小，以提高速度和成本。同时，核心组件的操作电压也必须按比例缩小以适应缩小的尺寸，诸如更薄的氧化物和更窄的空间。但是，在板级(boardlevel)上，信号仍在传统高压下往返于接口上的核心组件，以与其他芯片互操作并保持信号完整性。例如，IC芯片中的核心组件可能具有1.0V的内部操作电压，但仍可以与其他处于2.5V电平的器件接口。对于这种IC芯片，其输入缓冲器必须将电压摆幅较大的外部信号转换为电压摆幅较窄的内部信号。

发明内容

根据本发明的一些实施例，提供了一种缓冲器电路，包括：第一反相器，耦合到输入端子，输入端子接收在第一电压域中从负电源电平变化到第一正电源电平的输入信号；以及第二反相器，耦合在第一反相器和输出端子之间，第二反相器生成在第二电压域中从负电源电平变化到第二正电源电平的输出信号，其中，第一反相器包括：第一PMOS晶体管，由从输入信号生成的第一输入跟踪信号偏置，第一输入跟踪信号在第三电压域中从参考电平变化到第一正电源电平，参考电平高于负电源电平；以及第一NMOS晶体管，由从输入信号生成的第二输入跟踪信号偏置，第二输入跟踪信号在第二电压域中变化。

根据本发明的另一些实施例，提供了一种缓冲器电路，包括：第一PMOS晶体管，由从输入信号生成的第一输入跟踪信号偏置，输入信号在第一电压域中从负电源电平变化到第一正电源电平，第一输入跟踪信号在第三电压域中从参考电平变化到第一正电源电平，参考电平高于负电源电平；第二PMOS晶体管，第二PMOS晶体管的源极端子耦合到第一正电源电平，第二PMOS晶体管的栅极端子由参考电平偏置，第二PMOS晶体管的漏极端子耦合到第一PMOS晶体管的源极端子；第三PMOS晶体管，第三PMOS晶体管的源极端子耦合到第一PMOS晶体管的漏极端子，第三PMOS晶体管的栅极端子由参考电平偏置，第三PMOS晶体管的漏极端子耦合到第一节点；第一NMOS晶体管，由从输入信号生成的第二输入跟踪信号偏置，第二输入跟踪信号在第二电压域中从负电源电平变化到第二正电源电平，第一NMOS晶体管的源极端子耦合到负电源电平；以及第二NMOS晶体管，第二NMOS晶体管的漏极端子耦合到第一节点，第二NMOS晶体管的栅极端子由第二正电源电平偏置，第二NMOS晶体管的源极端子耦合到第一NMOS晶体管的漏极端子，其中，在第一节点上生成在第一电压域中变化的第一反相信号。

根据本发明的又一些实施例，提供了一种用于操作缓冲器电路的方法，包括：基于在第一电压域中从负电源电平变化到第一正电源电平的输入信号，生成在第三电压域中从参考电平变化到第一正电源电平的第一输入跟踪信号；基于输入信号，生成在第二电压域中从负电源电平变化到第二正电源电平的第二输入跟踪信号；利用第一输入跟踪信号偏置上拉晶体管；以及利用第二输入跟踪信号偏置下拉晶体管。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是示出根据本公开的各种实施例的输入缓冲器电路的示意图。

图2是示出根据本公开的各种实施例的进入图1中的输入缓冲器电路的输入信号和由输入缓冲器电路生成的输出信号的信号波形。

图3A是示出根据本公开的各种实施例的输入信号与第一输入跟踪信号之间的关系的信号关系图。

图3B是示出根据本公开的各种实施例的输入信号与第二输入跟踪信号之间的关系的信号关系图。

图4A是示出根据本公开的各种实施例的输入信号与第一输入跟踪信号之间的关系的信号波形。

图4B是示出根据本公开的各种实施例的输入信号与第二输入跟踪信号之间的关系的信号波形。

图4C是示出根据本公开的各种实施例的输入信号SIN与第一反相信号之间的关系的信号波形。

图4D是示出根据本公开的各种实施例的输入信号与第二反相信号之间的关系的信号波形。

图5A是示出图1中的跟踪高电路的另一结构的示意图。

图5B是示出图3中的跟踪高电路的另一结构的示意图。

图6是示出根据本公开的各种实施例的输入缓冲器电路的示意图。

图7是示出根据本公开的各种实施例的进入图6中的输入缓冲器电路的输入信号和由输入缓冲器电路生成的输出信号的信号波形。

图8是示出根据本公开的各种实施例的输入缓冲器电路的示意图。

图9是示出根据本公开的各种实施例的进入图7的输入缓冲器电路的输入信号SIN和由输入缓冲器电路生成的输出信号的信号波形。

图10是示出根据本公开的各种实施例的输入缓冲器电路的示意图。

图11是示出根据本公开的各种实施例的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

在本说明书中使用的术语通常具有本领域和在使用每个术语的特定上下文中的普通含义。在本说明书中使用的示例，包括在此讨论的任何术语的示例，仅是说明性的，绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。

将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一个元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何组合和所有组合。

如本文所使用，术语“包含”、“包括”、“具有”、“含有”、“涉及”等应被理解为开放式的，即意指包括但不限于。

整个说明书中对“一个实施例”、“实施例”或“一些实施例”的引用是指结合实施例描述的特定部件、结构、实施方式或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定全部指的是同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的部件、结构、实施方式或特性。

图1是示出根据本公开的各种实施例的输入缓冲器电路100a的示意图。在一些实施例中，输入缓冲器电路100a耦合在输入端子N0和输出端子N2之间。基于输入端子N0处的输入信号SIN，输入缓冲器电路100a被配置为在输出端子N2处生成输出信号SOUT。

进一步参考图2。图2是示出根据本公开的各种实施例的输入到输入缓冲器电路100a的输入信号SIN和由图1中的输入缓冲器电路100a生成的输出信号SOUT的信号波形。为了容易理解，关于图1的实施例，图2中相同的元件用相同的参考标号进行标注。

图2示出了响应于输入信号SIN的电压电平从负电源电平VSS升高到第一正电源电平VDDH、然后从第一正电源电平VDDH下降回到负电源电平VSS，输出信号SOUT的模拟结果。如图2所示，当输入信号SIN高于阈值电压Vt时，由输入缓冲器电路100a生成的输出信号SOUT为逻辑“1”或高电平；当输入信号SIN低于阈值电压Vt时，由输入缓冲器电路100a生成的输出信号SOUT还为逻辑“0”或低电平。换句话说，输出信号SOUT具有与输入信号SIN相同的逻辑。

如图1和图2所示，输入信号SIN和输出信号SOUT在不同的电压域中操作。在一些实施例中，输入信号SIN是来自I/C芯片上的外部电路或接口电路(图中未示出)的信号，并且输入信号SIN在具有较大电压差窗口的第一电压域中变化，从负电源电平VSS到第一正电源电平VDDH。例如，输入信号SIN在约0V至约1.8V之间变化。在一些实施例中，输出信号SOUT是朝着I/C芯片中的核心组件(图中未示出)传输的信号，输出信号SOUT在具有较窄电压差窗口的第二电压域中变化，从负电源电平VSS到低于第一正电源电平VDDH的第二正电源电平VDDM。例如，输出信号SOUT在约0V至约1.2V之间变化。

在一些实施例中，以更小的尺寸实施核心组件，诸如更薄的氧化物和更窄的空间，使得核心组件容易受到过驱动电压的影响并且需要在较窄的电压差窗口内的电压域处操作。在一些实施例中，输入缓冲器电路100a被配置为将在第一电压域中变化的输入信号SIN转换为在第二电压域中变化的输出信号SOUT，以保护由输出信号SOUT驱动的核心组件。

如图1所示，输入缓冲器电路100a包括第一反相器110、第二反相器120、跟踪高电路131、跟踪低电路132和另一个跟踪低电路134。在一些实施例中，第一反相器110被配置为响应于输入信号SIN生成第一反相信号INB1，并且第二反相器120被配置为响应于第一反相信号INB1生成输出信号SOUT。

如图1所示，跟踪高电路131被配置为将输入信号SIN转换为第一输入跟踪信号INH。进一步参考图3A，图3A是示出根据本公开的各种实施例的输入信号SIN与第一输入跟踪信号INH之间的关系的信号关系图。为了容易理解，关于图1和图2的实施例，图3A中相同的元件用相同的参考标号进行标注。如图3A所示，当输入信号SIN高于参考电平VDDL时，跟踪高电路131将输入信号SIN复制为第一输入跟踪信号INH。如图3A所示，当输入信号SIN低于参考电平VDDL时，跟踪高电路131将第一输入跟踪信号INH保持固定在参考电平VDDL处。换句话说，响应于输入信号SIN在第一电压域中变化(从VSS到VDDH)，跟踪高电路131生成在第三电压域中变化(从VDDL到VDDH)的第一输入跟踪信号INH。

在一些实施例中，参考电平VDDL是在负电源电平VSS与第二正电源电平VDDM之间的电压电平。在一些实施例中，参考电平VDDL可以被配置为第一正电源电平VDDH减去第二正电源电平VDDM。例如，当第一正电源电平VDDH为约1.8V并且第二正电源电平VDDM为约1.2V时，参考电平VDDL可以被配置为约0.6V。

如图1所示，跟踪低电路132被配置为将输入信号SIN转换为第二输入跟踪信号INL。进一步参考图3B，图3B是示出根据本公开的各种实施例的输入信号SIN与第二输入跟踪信号INL之间的关系的信号关系图。为了容易理解，关于图3A的实施例，图3B中相同的元件用相同的参考标号进行标注。如图3B所示，当输入信号SIN低于第二正电源电平VDDM时，跟踪高电路132将输入信号SIN复制为第二输入跟踪信号INL。如图3B所示，当输入信号SIN超过第二正电源电平VDDM时，跟踪高电路132将第二输入跟踪信号INL保持固定在第二正电源电平VDDM处。换句话说，响应于输入信号SIN在第一电压域中变化(从VSS到VDDH)，跟踪高电路132生成在第二电压域中变化(从VSS到VDDM)的第二输入跟踪信号INH。

如图1所示，在一些实施例中，第一反相器110包括串联连接在第一正电源电平VDDH和负电源电平VSS之间的五个晶体管。在图1所示的实施例中，在第一反相器110中有三个PMOS晶体管MP1～MP3和两个NMOS晶体管MN1～MN2。

如图1所示，在一些实施例中，PMOS晶体管MP2的源极端子耦合到第一正电源电平VDDH。PMOS晶体管MP2的栅极端子由参考电平VDDL偏置。由于参考电平VDDL低于第一正电源电平VDDH，因此PMOS晶体管MP2通常导通。PMOS晶体管MP2的漏极端子耦合到PMOS晶体管MP1的源极端子。PMOS晶体管MP1的源极端子耦合到PMOS晶体管MP2的漏极端子。通过在第三电压域中变化的第一输入跟踪信号INH来偏置PMOS晶体管MP1的栅极端子。PMOS晶体管MP1的漏极端子耦合到PMOS晶体管MP3的源极端子。PMOS晶体管MP3的栅极端子由参考电平VDDL偏置。PMOS晶体管MP3的漏极端子耦合到第一节点N1。

PMOS晶体管MP1～MP3被配置为响应于第一输入跟踪信号INH而上拉第一节点Nl(即，第一反相器110的输出节点)处的第一反相信号INBl的电压电平。

进一步参考图4A至图4D。图4A是示出根据本公开的各种实施例的输入信号SIN与第一输入跟踪信号INH之间的关系的信号波形。图4B是示出根据本公开的各种实施例的输入信号SIN与第二输入跟踪信号INL之间的关系的信号波形。图4C是示出根据本公开的各种实施例的输入信号SIN与第一反相信号INB1之间的关系的信号波形。图4D是示出根据本公开的各种实施例的输入信号SIN与第二反相信号INB2之间的关系的信号波形。为了容易理解，关于图1和图2的实施例，图4A至图4D中相同的元件用相同的参考标号进行标注。

如图4A如图4C所示，当输入信号SIN低于阈值电压Vt时，第一输入跟踪信号INH相应地低于阈值电压Vt并且导通PMOS晶体管MP1。因此，PMOS晶体管MP3也被导通(MP2也被导通)，从而第一反相信号INB1被拉高到第一正电源电平VDDH。

注意，PMOS晶体管MP1～MP3的端子在第三电压域(从VDDL到VDDH)中操作。第三电压域的第三电压差窗口(VDDH-VDDL)小于第一电压域的第一电压差窗口(VDDH-VSS)。例如，当VDDH＝1.8V，VDDL＝0.6V且VSS＝0V时，第三电压差窗口1.2V小于第一电压差窗口1.8V。在这种情况下，由于PMOS晶体管MP1～MP3的端子在第三电压域中操作，所以可以利用具有相对较低的电压容限的较小尺寸的晶体管(与在具有较大电压差窗口的第一电压域中操作的晶体管相比)来实施第一反相器110中的PMOS晶体管MP1～MP3，并且可以利用较低的泄漏电流和较低的功耗来操作较小尺寸的晶体管MP1～MP3。

如图1所示，NMOS晶体管MN2的漏极端子耦合到第一节点N1。NMOS晶体管的栅极端子由第二正电源电平VDDM偏置。NMOS晶体管MN2的源极端子耦合到NMOS晶体管MN1的漏极端子。NMOS晶体管MN1的栅极端子由第二输入跟踪信号INL偏置，第二输入跟踪信号INL由第二跟踪电路132从输入信号生成。NMOS晶体管MN1的源极端子耦合到负电源电平VSS。

NMOS晶体管MN1～MN2被配置为响应于第二输入跟踪信号INL而将第一节点N1处的第一反相信号INB1的电压电平拉低。

如图4A和图4C所示，当输入信号SIN高于阈值电压Vt时，相应地第二输入跟踪信号INL高于阈值电压Vt并且导通NMOS晶体管MN1。相应地，NMOS晶体管MN2也被导通，使得第一反相信号INB1被拉低至负电源电平VSS。

注意，NMOS晶体管MN1～MN2的端子在第二电压域(从VSS到VDDM)中操作。第二电压域的第二电压差窗口(VDDM-VSS)小于第一电压域的第一电压差窗口(VDDH-VSS)。例如，当VDDH＝1.8V，VDDM＝1.2V且VSS＝0V时，第二电压差窗口1.2V小于第一电压差窗口1.8V。在一些实施例中，第二电压差窗口(VDDM-VSS)可以基本上等于上述第三电压差窗口(VDDH-VDDL)。在这种情况下，由于NMOS晶体管MN1～MN2的端子在第二电压域中操作，因此可以利用具有相对较低的电压容限的较小尺寸的晶体管(与在具有较大电压差窗口的第一电压域中操作的晶体管相比)来实施第一反相器110中的NMOS晶体管MN1～MN2，并且可以利用较低的泄漏电流和较低的功耗来操作较小尺寸的晶体管MN1～MN2。

在一些示例中，如果上拉晶体管(例如，MP1～MP3)和下拉晶体管(例如，MN1～MN2)由相同的输入跟踪信号(诸如在第二电压域(从VSS到VDDM)中变化的第二输入跟踪信号INL)驱动，上拉晶体管(例如MP1～MP3)和下拉晶体管(例如MN1～MN2)的偏置电压将偏移到与全电压范围(从VSS到VDDH)相比的较低的电压范围(从VSS到VDDM)。使这些偏置电压偏移到较低的电压范围是不理想的，因为期望输入缓冲器电路100a的阈值电压Vt可以在输入信号SIN的VSS至VDDH之间的中间电平附近。为了补偿偏移到较低的电压范围的偏置电压并保持阈值电压Vt，需要上拉晶体管(例如，MP1～MP3)的尺寸大于下拉晶体管(例如，MN1～MN2)，以便允许上拉晶体管(例如，MP1～MP3)在从VSS到VDDH的较大电压差窗口中操作。在一些示例中，上拉晶体管(MP1～MP3)的尺寸与下拉晶体管(例如，MN1～MN2)的尺寸之间的比率可以达到50：1至100：1。在具有这样大尺寸差的电路布局上难以实施PMOS晶体管和NMOS晶体管。换句话说，第一反相器可以在PMOS晶体管和NMOS晶体管之间具有合理的尺寸比率。

如图1所示，由于上拉晶体管(例如，MP1～MP3)和下拉晶体管(例如，MN1～MN2)由不同的输入跟踪信号INH和INL驱动。上拉晶体管(例如，MP1～MP3)的第一输入跟踪信号INH和下拉晶体管(例如，MN1～MN2)的第二输入跟踪信号INL将覆盖输入信号SIN的全电压范围(从VSS到VDDH)。在一些实施例中，图1中的输入缓冲器电路100a不需要补偿偏置电压的偏移，从而上拉晶体管(例如，MP1～MP3)的尺寸可以类似于下拉晶体管(例如，MN1～MN2)的尺寸。在一些实施例中，上拉晶体管(MP1～MP3)的尺寸与下拉晶体管(例如，MN1～MN2)的尺寸之间的比率可以为约1：1、2：1或3：2。在具有类似尺寸的电路布局上更容易实施PMOS晶体管和NMOS晶体管。

注意，给出的输入信号SIN的上述电压值(从约0V到约1.8V)和输出信号SOUT的上述电压值(从约0V到约1.2V)用于演示。本公开不限于此。在一些实施例中，第二正电源电平VDDM可以等于或高于第一正电源电平VDDH的一半。例如，当第一正电源电平VDDH被设置为3.6V时，第二正电源电平VDDM可以等于或高于1.8V。如果第二正电源电平VDDM低于第一正电源电平VDDH的一半，则第一输入跟踪信号INH和第二输入跟踪信号INL将不能够覆盖输入信号SIN的全电压范围(从VSS到VDDH)。

如图1和图4C所示，第一节点N1处的第一反相信号INB1可以通过MP1～MP3上拉至第一正电源电平VDDH，或者可以通过MN1～MN2下拉至负电源电平VSS，以使第一反相信号INB1在第一电压域中变化。

如图1、图4C和图4D所示，第一反相信号INB1由跟踪低电路134转换为在第二电压域中变化的第二反相信号INB2。跟踪低电路134的行为类似于上述跟踪低电路132，并且第一反相信号INB1和第二反相信号INB2之间的关系类似于输入信号SIN和第二输入跟踪信号INL之间的关系，如图3B所示。如图4C和图4C所示，当第一反相信号INB1低于第二正电源电平VDDM时，跟踪高电路134将第一反相信号INB1复制为第二反相信号INB2。如图4C和图4D所示，当第一反相信号INB1超过第二正电源电平VDDM时，跟踪高电路134将第二反相信号INB2保持固定在第二正电源电平VDDM处。换句话说，根据在第一电压域(从VSS到VDDH)中变化的第一反相信号INB1，跟踪高电路134生成在第二电压域(从VSS到VDDM)中变化的第二反相信号INB2。

如图1、图2和图4D所示，第二反相器120被配置为将在第二电压域中的第二反相信号INB2反相为也在第二电压域中的输出信号SOUT(如图2所示)。在一些实施例中，第二反相器120被配置为在相同的电压域中反相信号，使得可以利用CMOS反相器来实施第二反相器120。

在图1所示的实施例中，跟踪高电路131包括两个PMOS晶体管MP4和MP5。PMOS晶体管MP4的源极端子耦合到PMOS晶体管MP1的栅极端子。PMOS晶体管MP4的栅极端子耦合到输入端子N0。PMOS晶体管MP4的漏极端子耦合到参考电平VDDL。PMOS晶体管MP5的源极端子耦合到PMOS晶体管MP1的栅极端子。PMOS晶体管MP5的栅极端子耦合到参考电平VDDL。PMOS晶体管MP5的漏极端子耦合到输入端子N0。当输入信号SIN为高时，PMOS晶体管MP4截止并且PMOS晶体管MP5导通，从而将输入信号SIN复制为第一输入跟踪信号INH。当输入信号SIN为低时，PMOS晶体管MP4导通，PMOS晶体管MP4将第一输入跟踪信号INH拉低至参考电平VDDL。

在图1所示的实施例中，跟踪低电路132包括两个NMOS晶体管MN3和MN4。NMOS晶体管MN3的源极端子耦合到第二正电源电平VDDM。NMOS晶体管MN3的栅极端子耦合到输入端子N0。NMOS晶体管MN3的漏极端子耦合到NMOS晶体管MN1的栅极端子。NMOS晶体管MN4的源极端子耦合到NMOS晶体管MN1的栅极端子。NMOS晶体管MN4的栅极端子耦合到第二正电源电平VDDM。NMOS晶体管MN4的漏极端子耦合到输入端子N0。当输入信号SIN为低时，NMOS晶体管MN3截止并且NMOS晶体管MN4导通，从而将输入信号SIN复制为第二输入跟踪信号INL。当输入信号SIN为高时，NMOS晶体管MN3导通，NMOS晶体管MN3将第二输入跟踪信号INL保持固定在第二正电源电平VDDM处。在一些实施例中，跟踪低电路134的结构类似于跟踪低电路132的结构。

注意，跟踪高电路131、跟踪低电路132和134不限于图1所示的结构。进一步参考图5A和图5B。图5A是示出图1中的跟踪高电路131的另一结构的示意图。图5B是示出图1中的跟踪高电路132的另一结构的示意图。关于图1的实施例。为了容易理解，关于图1的实施例，图5A至图5B中相同的元件用相同的参考标号进行标注。

在图5A所示的实施例中，跟踪高电路131包括PMOS晶体管MP4a和电阻器R1。PMOS晶体管MP4a的源极端子耦合到用于输出第一输入跟踪信号INH的PMOS晶体管MP1的栅极端子(参考图1)。PMOS晶体管MP4a的栅极端子耦合到用于接收输入信号SIN的输入端子N0(参考图1)。第四PMOS晶体管的漏极端子耦合到参考电平VDDL。电阻器R1的第一端子耦合到第一正电源电平VDDH。电阻器R1的第二端子耦合到用于输出第一输入跟踪信号INH的PMOS晶体管MP1的栅极端子(参考图1)。类似于图3A所示的关系，图5A中的跟踪高电路131的结构将响应于输入信号SIN而生成第一输入跟踪信号INH。

在图5B所示的实施例中，跟踪低电路132包括NMOS晶体管MN3a和电阻器R2。NMOS晶体管MN3a的源极端子耦合到用于输出第二输入跟踪信号INL的NMOS晶体管MN1的栅极端子(参考图1)。NMOS晶体管MN3a的栅极端子耦合到用于接收输入信号SIN的输入端子N0(参考图1)。NMOS晶体管MN3a的漏极端子耦合到第二正电源电平VDDM。电阻器R2的第一端子耦合到用于输出第二输入跟踪信号INL的NMOS晶体管MN1的栅极端子(参考图1)。电阻器R2的第二端子耦合到负电源电平VSS。类似于图3A所示的关系，图5B中的跟踪低电路132的结构将响应于输入信号SIN而生成第二输入跟踪信号INL。

换句话说，跟踪高电路131、跟踪低电路132和134不限于图1所示的结构。在输入缓冲器电路100a中可以使用能够生成与输入信号相对应的跟踪信号(参考图3A和图3B所示的对应关系)的任何等效电路。

在一些实施例中，图1中所示的输入缓冲器电路100a包括级联连接的PMOS和NMOS晶体管，并且PMOS和NMOS晶体管中的每个都由合适的电压域中的栅极信号偏置，使得PMOS和NMOS晶体管可以以小尺寸形成并且具有较小的待机泄漏功率。另外，输入缓冲器电路100a中的第一反相器110可以在PMOS晶体管和NMOS晶体管之间具有合理的尺寸比率。如图2所示，由输入缓冲器电路100a响应于输入信号SIN而生成的输出信号SOUT的占空比约为50％。与利用输入信号SIN的部分电压范围偏置第一反相器相比，因为第一反相器110能够检测输入信号SIN的全电压范围，所以在不同的工艺/电压/温度(PVT)条件下由输入缓冲器电路100a生成的输出信号SOUT的占空比可以接近于约50％(例如，约40％至约60％)。在前述实施例中，输入缓冲器电路100a响应于相对于阈值电压的输入信号SIN来改变输出信号SOUT的电平。

在一些其他实施例中，输入缓冲器电路可以包括可以具有不同阈值电压的施密特触发器功能，不同阈值电压中的一个用于输入信号SIN从低到高、而另一个用于输入信号SIN从高到低。

进一步参考图6。图6是示出根据本公开的各种实施例的输入缓冲器电路100b的示意图。在一些实施例中，输入缓冲器电路100b耦合在输入端子N0和输出端子N2之间。基于输入端子N0处的输入信号SIN，输入缓冲器电路100b被配置为在输出端子N2处生成输出信号SOUT。为了容易理解，关于图1至图5B的实施例，图6中相同的元件用相同的参考标号进行标注。

与图1中的输入缓冲器电路100a相比，图6中的输入缓冲器电路100b还包括耦合在输出端子N2与第一节点N1之间的反馈回路141。反馈回路141包括NMOS晶体管MN5和MN6。NMOS晶体管MN5的漏极端子耦合到第一节点N1。NMOS晶体管MN5的栅极端子耦合到第二正电源电平VDDM。NMOS晶体管MN6的漏极端子耦合到NMOS晶体管MN5的源极端子。NMOS晶体管MN6的栅极端子耦合到输出端子N2。NMOS晶体管MN6的源极端子耦合到负电源电平VSS。在图6所示的实施例中，除了第一反相器110中的NMOS晶体管MN1至MN2之外，反馈回路141是关于第一节点N1的另一拉低路径。

进一步参考图7。图7是示出了根据本公开的各种实施例进入图6中的输入缓冲器电路100b的输入信号SIN和由输入缓冲器电路100b生成的输出信号SOUT的信号波形。为了容易理解，关于图6的实施例，图7中相同的元件用相同的参考标号进行标注。

如图6和图7所示，在输入信号SIN从逻辑“1”到逻辑“0”转变期间，例如从第一正电源电平VDDH到负电源电平VSS，输入信号SIN初始处于第一正电源电平VDDH(逻辑“1”)处，第一反相信号INB1初始处于负电源电平VSS(逻辑“0”)处，并且输出信号SOUT初始处于第二正电源电平VDDM(逻辑“1”)处。第一反相器110中的NMOS晶体管MN1至MN2导通以在第一节点N1处拉低第一反相信号INB1。另外，输出信号SOUT被反馈以导通反馈回路141中的NMOS晶体管MN6。因此，NMOS晶体管MN5和MN6也导通以在第一节点N1处拉低电压电平。

在输入信号SIN逐渐从第一正电源电平VDDH到负电源电平VSS转变期间，因为有两个上拉低路径(MN1～MN2和MN5～MN6)相对于一个上拉高路径(MP1～MP3)，所以第一反相信号INB1和输出信号SOUT将比原始阈值电压Vt晚翻转。如图7所示，当输入信号SIN达到低阈值电压Vt-时，输出信号SOUT从第二正电源电平VDDM翻转至负电源电平VSS。在这种情况下，输入缓冲器电路100b具有施密特触发功能，施密特触发功能具有与从逻辑“0”到逻辑“1”的输入信号SIN相关的一个阈值电压Vt、以及与从逻辑“1”到逻辑“0”的输入信号SIN相关的另一阈值电压Vt-。

换句话说，当输入信号SIN从逻辑“1”变为逻辑“0”时，利用输入缓冲器电路100b中的反馈回路141以降低输入缓冲器电路100b的低阈值电压Vt-。

在一些其他实施例中，当输入信号SIN从逻辑“1”变化为逻辑“0”时以及当输入信号SIN从逻辑“0”变化为逻辑“1”时，输入缓冲器电路可以在阈值电压的两个方面包括施密特触发器功能。进一步参考图8。图8是示出根据本公开的各种实施例的输入缓冲器电路100c的示意图。在一些实施例中，输入缓冲器电路100c耦合在输入端子N0和输出端子N2之间。基于输入端子N0处的输入信号SIN，输入缓冲器电路100c被配置为在输出端子N2处生成输出信号SOUT。为了容易理解，关于图1和图6的实施例，图8中相同的元件用相同的参考标号进行标注。

与图6中的输入缓冲器电路100b相比，图8中的输入缓冲器电路100c还包括跟踪高电路133、第三反相器150和另一个反馈回路142(除了反馈回路141)。在一些实施例中，跟踪高电路133的结构类似于图1至图5A中讨论的跟踪高电路131，并且跟踪高电路133的行为类似于在图3A和图4A中讨论的跟踪高电路131。因此，跟踪高电路133的结构和行为不再赘述。跟踪高电路133用于将在第一电压域中变化的第一反相信号INB1转换为在第三电压域中变化的第三反相信号INBH。第三反相信号INBH由第三反相器150反相为在第三电压域中变化的高输出信号OUTH。高输出信号OUTH被反馈到反馈回路142。

如图8所示，反馈回路142包括PMOS晶体管MP6和MP7。PMOS晶体管MP6的源极端子耦合到第一正电源电平VDDH。PMOS晶体管MP6的栅极端子耦合到第三反相器150。PMOS晶体管MP7的源极端子耦合到PMOS晶体管MP6的漏极端子。PMOS晶体管MP7的栅极端子耦合到参考电平VDDL。PMOS晶体管MP7的漏极端子耦合到第一节点N1。

在图8所示的实施例中，除了第一反相器110中的PMOS晶体管MP1～MP3之外，反馈回路141是关于第一节点N1的另一拉高路径。

进一步参考图9。图9是示出根据本公开的各种实施例的进入图6中的输入缓冲器电路100c的输入信号SIN和由输入缓冲器电路100c生成的输出信号SOUT的信号波形。为了容易理解，关于图8的实施例，图9中相同的元件用相同的参考标号进行标注。

如图8和图9所示，在输入信号SIN从逻辑“0”到逻辑“1”转变期间，例如从负电源电平VSS到第一正电源电平VDDH，输入信号SIN初始处于负电源电平VSS(逻辑“0”)处，第一反相信号INB1初始处于第一正电源电平VDDH(逻辑“1”)处，输出信号SOUT初始处于负电源电平VSS(逻辑“0”)处。第一反相器110中的PMOS晶体管MP1～MP3导通以在第一节点N1处拉高第一反相信号INB1。另外，高输出信号OUTH被反馈以导通反馈回路142中的PMOS晶体管MN6。因此，PMOS晶体管MN6和MN7也导通以在第一节点N1处拉高电压电平。

在输入信号SIN逐渐从负电源电平VSS到第一正电源电平VDDH转变期间，因为有两个上拉低路径(MP1～MP3和MP6～MP7)，所以第一反相信号INB1和输出信号SOUT将比原始阈值电压Vt晚翻转。如图9所示，当输入信号SIN达到高阈值电压Vt+时，输出信号SOUT从第二正电源电平VDDM翻转到负电源电平VSS。在这种情况下，输入缓冲器电路100c具有施密特触发器功能，施密特触发器功能具有与从逻辑“0”到逻辑“1”的输入信号SIN相关的一个高阈值电压Vt+、以及与从逻辑“1”到逻辑“0”的输入信号SIN相关的一个低阈值电压Vt-。高阈值电压Vt+高于阈值电压Vt，低阈值电压Vt-低于阈值电压Vt。

换句话说，当输入信号SIN从逻辑“1”变化为逻辑“0”时，利用输入缓冲器电路100b中的反馈回路141以降低输入缓冲器电路100b的低阈值电压Vt-。换句话说，当输入信号SIN从逻辑“1”变化为逻辑“0”时、以及当输入信号SIN从逻辑“0”变化为逻辑“1”时，输入缓冲器电路100c在阈值电压的两个方面具有施密特触发功能。

进一步参考图10。图10是示出根据本公开的各种实施例的输入缓冲器电路100d的示意图。在一些实施例中，输入缓冲器电路100d耦合在输入端子N0和输出端子N2之间。基于输入端子N0处的输入信号SIN，输入缓冲器电路100d被配置为在输出端子N2处生成输出信号SOUT。为了容易理解，关于图1至图9的实施例，图10中相同的元件用相同的参考标号进行标注。

在一些实施例中，图10中的输入缓冲器电路100d还包括由使能信号控制的输入使能功能。当使能信号为高或逻辑“1”时，响应于输入信号SIN而激活输入缓冲器电路100d以生成输出信号SOUT。另一方面，当输入的使能信号为低或逻辑“0”时，输入缓冲器电路100d被去激活并且不响应于输入信号SIN。

与图6中的输入缓冲器电路100b相比，图10中的输入缓冲器电路100d还包括PMOS晶体管MP8、NMOS晶体管MN7、另一个NMOS晶体管MN8和与(AND)逻辑门142。另外，利用或非(NOR)逻辑反相器来实施输入缓冲器电路100d中的第二反相器120。第二反相器120执行在第二电压域中变化的第二反相信号INB2与在第二电压域中变化的反相使能信号IEB之间的或非逻辑。

PMOS晶体管MP8的源极端子耦合到第一正电源电平VDDH。PMOS晶体管MP8的栅极端子耦合到第三电压域中的第一使能信号IEH。PMOS晶体管MP8的漏极端子耦合到PMOS晶体管MP3的源极端子。

NMOS晶体管MN7的源极端子耦合到负电源电平VSS。第七NMOS晶体管的栅极端子耦合到在第二电压域中变化的第二使能信号IE。NMOS晶体管MN7的漏极端子耦合到NMOS晶体管MN1的源极端子。

NMOS晶体管MN8的源极端子耦合到负电源电平VSS。第七NMOS晶体管的栅极端子耦合到与逻辑门142。NMOS晶体管MN8的漏极端子耦合到NMOS晶体管MN6的源极端子。

与逻辑门142被配置为执行在第二电压域中变化的第二使能信号IE与在第二电压域中变化的施密特触发器使能信号ST之间的与逻辑。

当输入使能功能开启并且施密特触发器功能开启时，第一使能信号IEH和第二使能信号IE被配置为处于逻辑“1”；反相使能信号IEB配置为处于逻辑“0”；施密特触发器使能信号ST处于逻辑“1”。PMOS晶体管MP8截止。NMOS晶体管MN7和MN8导通。利用施密特触发功能激活输入缓冲器电路100d。

当输入使能功能开启并且施密特触发器功能关闭时，第一使能信号IEH和第二使能信号IE被配置为处于逻辑“1”；反相使能信号IEB被配置为处于逻辑“0”；施密特触发器使能信号ST处于逻辑“0”。PMOS晶体管MP8截止。NMOS晶体管MN7导通并且NMOS晶体管MN8截止。输入缓冲器电路100d在没有施密特触发器功能的情况下被激活。

当输入使能功能关闭时，第一使能信号IEH和第二使能信号IE被配置为处于逻辑“0”；反相使能信号IEB被配置为处于逻辑“1”。PMOS晶体管MP8导通。NMOS晶体管MN7截止。输入缓冲器电路100d被去激活。

在一些实施例中，第二使能信号IE、反相使能信号IEB和施密特触发器使能信号ST在第二电压域中变化，并且第一使能信号IEH在第三电压域中变化，使得输入缓冲器电路100d中的晶体管可以在合适的电压变化窗口中操作。

在图10所示的实施例中，输入缓冲器电路100d说明如何将输入使能功能集成到图6所示的输入缓冲器电路100b上。在一些其他实施例中，图10中所示的输入缓冲器电路100d中所示的输入使能功能也可以被集成到图1所示的输入缓冲器电路100a上或图8所示的输入缓冲器电路100c上。

图11是示出根据本公开的各种实施例的方法200的流程图。在一些实施例中，可以在图1、图6、图8和/或10所示的前述实施例中讨论的输入缓冲器电路100a～100d上利用图11中的方法200。为了容易理解，关于图1至图10的实施例，图11中相同的元件用相同的参考标号进行标注。为简洁起见，将与图1所示的输入缓冲器电路100a的实施例以及图2至图5B中的相关实施例一起讨论以下段落中的方法200。应当注意，方法200也适合在图6、图8或图10所示的输入缓冲器电路100b～100d的其他实施例中使用。

在一些实施例中，图11中的方法200可以用于根据在第一电压域中变化的输入信号SIN(诸如从VSS到VDDH)来生成在第二电压域中变化的输出信号SOUT(诸如从VSS到VDDM)。

如图1、图4A和图11所示，响应于输入信号SIN在第一电压域中变化(例如VSS～VDDH)，由跟踪高电路131执行操作S211，以生成在第三电压域中变化的第一输入跟踪信号INH(例如从VDDL到VDDH)。

如图1、图4B和图11所示，响应于输入信号SIN在第一电压域中变化(例如VSS～VDDH)，由跟踪低电路132执行操作S212，以生成在第二电压域中变化的第二输入跟踪信号INL(例如从VSS到VDDM)。

在一些实施例中，第一电压域具有较大的电压差窗口，在从负电源电平VSS到第一正电源电平VDDH的范围内。例如，第一电压域覆盖约0V至约1.8V。在一些实施例中，第二电压域具有较窄的电压差窗口，在从负电源电平VSS到第二正电源电平VDDM的范围内。例如，第二电压域覆盖约0V至约1.2V。在一些实施例中，第三电压域具有另一个较窄的电压差窗口，从参考电平VDDL到第一正电源电平VDDH的范围内。例如，第三电压域覆盖约0.6V至约1.8V。注意，上述电压值是用于演示。

如图1和图11所示，执行操作S221以利用第一输入跟踪信号INH偏置上拉晶体管(例如，PMOS晶体管MP1)。如图1和图11所示，执行操作S222以利用第二输入跟踪信号INL偏置下拉晶体管(例如，NMOS晶体管MN1)。

如图1、图4C和图11所示，执行操作S230，以通过第一反相器110中的上拉晶体管和下拉晶体管生成在第一电压域中变化的第一反相信号INB1。

如图1、图4D和图11所示，执行操作S240，以通过跟踪低电路134将第一反相信号INB1转换为在第二电压域中变化的第二反相信号INB2。

如图1、图2、图4D和图11所示，执行操作S250，以通过第二反相器120将第二反相信号INB2反相为在第二电压域中变化的输出信号SOUT。在一些实施例中，输出信号SOUT是向集成电路芯片中的核心组件(图中未示出)传输的信号。

在一些实施例中，电路包括第一反相器和第二反相器。第一反相器耦合到输入端子。输入端子接收在第一电压域中从负电源电平变化到第一正电源电平的输入信号。第二反相器耦合在第一反相器和输出端子之间。第二反相器生成在第二电压域中从负电源电平变化到第二正电源电平的输出信号。第一反相器包括第一PMOS晶体管和第一NMOS晶体管。第一PMOS晶体管由从输入信号生成的第一输入跟踪信号偏置。第一输入跟踪信号在第三电压域中从参考电平变化到第一正电源电平。参考电平高于负电源电平。第一NMOS晶体管由从输入信号生成的第二输入跟踪信号偏置。第二输入跟踪信号在第二电压域中变化。

在一些实施例中，第一电压域的第一电压差窗口大于第二电压域的第二电压差窗口。第一电压差窗口大于第三电压域的第三电压差窗口。在一些实施例中，第二电压差窗口基本上等于第三电压差窗口。

在一些实施例中，第一反相器还包括第二PMOS晶体管、第三PMOS晶体管和第二NMOS晶体管。第二PMOS晶体管的源极端子耦合到第一正电源电平。第二PMOS晶体管的栅极端子由参考电平偏置。第二PMOS晶体管的漏极端子耦合到第一PMOS晶体管的源极端子。第三PMOS晶体管的源极端子耦合到第一PMOS晶体管的漏极端子。第三PMOS晶体管的栅极端子由参考电平偏置。第三PMOS晶体管的漏极端子耦合到第一节点。第二NMOS晶体管的漏极端子耦合到第一节点。第二NMOS晶体管的栅极端子由第二正电源电平偏置。第二NMOS晶体管的源极端子耦合到第一NMOS晶体管的漏极端子。第一NMOS晶体管的源极端子耦合到负电源电平。第一反相器被配置为生成在第一节点上的在第一电压域中变化的第一反相信号。

在一些实施例中，该电路还包括第一跟踪高电路、第一跟踪低电路和第二跟踪低电路。第一跟踪高电路耦合在输入端子和第一PMOS晶体管的栅极端子之间。第一跟踪高电路被配置为将输入信号转换为第一输入跟踪信号。第一跟踪低电路耦合在输入端子和第一NMOS晶体管的栅极端子之间。第一跟踪低电路被配置为将输入信号转换为第二输入跟踪信号。第二跟踪低电路耦合在第一节点和第二反相器之间。第二跟踪低电路被配置为将第一反相信号转换为在第二电压域中变化的第二反相信号。第二反相器被配置为将第二反相信号反相为输出信号。

在一些实施例中，第一跟踪高电路包括第四PMOS晶体管和第五PMOS晶体管。第四PMOS晶体管的源极端子耦合到第一PMOS晶体管的栅极端子。第四PMOS晶体管的栅极端子耦合到输入端子。第四PMOS晶体管的漏极端子耦合到参考电平。第五PMOS晶体管的源极端子耦合到第一PMOS晶体管的栅极端子。第五PMOS晶体管的栅极端子耦合到参考电平。第五PMOS晶体管的漏极端子耦合到输入端子。第一跟踪低电路包括第三NMOS晶体管和第四NMOS晶体管。第三NMOS晶体管的源极端子耦合到第二正电源电平。第三NMOS晶体管的栅极端子耦合到输入端子。第三NMOS晶体管的漏极端子耦合到第一NMOS晶体管的栅极端子。第四NMOS晶体管的源极端子耦合到第一NMOS晶体管的栅极端子。第四NMOS晶体管的栅极端子耦合到第二正电源电平。第四NMOS晶体管的漏极端子耦合到输入端子。

在一些实施例中，第一跟踪高电路包括第四PMOS晶体管和第一电阻器。第四PMOS晶体管的源极端子耦合到第一PMOS晶体管的栅极端子。第四PMOS晶体管的栅极端子耦合到输入端子。第四PMOS晶体管的漏极端子耦合到参考电平。第一电阻器的第一端子耦合到第一正电源电平。第一电阻器的第二端子耦合到第一PMOS晶体管的栅极端子。第一跟踪低电路包括第三NMOS晶体管和第二电阻器。第三NMOS晶体管的源极端子耦合到第一NMOS晶体管的栅极端子。第三NMOS晶体管的栅极端子耦合到输入端子。第三NMOS晶体管的漏极端子耦合到第二正电源电平。第二电阻器的第一端子耦合到第一NMOS晶体管的栅极端子。第二电阻器的第二端子耦合到负电源电平。

在一些实施例中，电路包括第一反馈回路。第一反馈回路包括第五NMOS晶体管和第六NMOS晶体管。第五NMOS晶体管的漏极端子耦合到第一节点。第五NMOS晶体管的栅极端子耦合到第二正电源电平。第六NMOS晶体管的漏极端子耦合到第五NMOS晶体管的源极端子。第六NMOS晶体管的栅极端子耦合到输出端子。第六NMOS晶体管的源极端子耦合到负电源电平。

在一些实施例中，该电路还包括第三反相器、第二跟踪高电路和第二反馈回路。第二跟踪高电路耦合在第一节点和第三反相器之间。第二跟踪低电路被配置为将第一反相信号转换为在第三电压域中变化的第三反相信号。第二反馈回路包括第六PMOS晶体管和第七PMOS晶体管。第六PMOS晶体管的源极端子耦合到第一正电源电平。第六PMOS晶体管的栅极端子耦合到第三反相器。第七PMOS晶体管的源极端子耦合到第六PMOS晶体管的漏极端子。第七PMOS晶体管的栅极端子耦合到参考电平。第七PMOS晶体管的漏极端子耦合到第一节点。

在一些实施例中，电路还包括第八PMOS晶体管和第七NMOS晶体管。第八PMOS晶体管的源极端子耦合到第一正电源电平。第八PMOS晶体管的栅极端子耦合到第三电压域中的第一使能信号。第八PMOS晶体管的漏极端子耦合到第三PMOS晶体管的源极端子。第七NMOS晶体管的源极端子耦合到负电源电平。第七NMOS晶体管的栅极端子耦合到第二电压域中的第二使能信号。第七NMOS晶体管的漏极端子耦合到第一NMOS晶体管的源极端子。

在一些实施例中，参考电平基本上等于第一正电源电平减去第二正电源电平。

在一些实施例中，电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管。第一PMOS晶体管由从输入信号生成的第一输入跟踪信号偏置。输入信号在第一电压域中从负电源电平变化到第一正电源电平。第一输入跟踪信号在第三电压域中从参考电平变化到第一正电源电平。参考电平高于负电源电平。第二PMOS晶体管的源极端子耦合到第一正电源电平。第二PMOS晶体管的栅极端子由参考电平偏置。第二PMOS晶体管的漏极端子耦合到第一PMOS晶体管的源极端子。第三PMOS晶体管的源极端子耦合到第一PMOS晶体管的漏极端子。第三PMOS晶体管的栅极端子由偏置参考电平。第三PMOS晶体管的漏极端子耦合到第一节点。第一NMOS晶体管由从输入信号生成的第二输入跟踪信号偏置。第二输入跟踪信号在第二电压域中从负电源电平变化到第二正电源电平。第一NMOS晶体管的源极端子耦合到负电源电平。第二NMOS晶体管的漏极端子耦合到第一节点。第二NMOS晶体管的栅极端子由第二正电源电平偏置。第二NMOS晶体管的源极端子耦合到第一NMOS晶体管的漏极端子。在第一节点上生成在第一电压域中变化的第一反相信号。

在一些实施例中，第一电压域的第一电压差窗口大于第二电压域的第二电压差窗口。第一电压差窗口大于第三电压域的第三电压差窗口。在一些实施例中，第二电压差窗口基本上等于第三电压差窗口。

在一些实施例中，电路还包括第一跟踪高电路和第一跟踪低电路。第一跟踪高电路耦合在输入端子和第一PMOS晶体管的栅极端子之间。第一跟踪高电路被配置为将输入信号转换为第一输入跟踪信号。第一跟踪低电路耦合在输入端子和第一NMOS晶体管的栅极端子之间。第一跟踪低电路被配置为将输入信号转换为第二输入跟踪信号。

在一些实施例中，该电路还包括与第一节点耦合的第二跟踪低电路。第二跟踪低电路被配置为将第一反相信号转换为在第二电压域中变化的第二反相信号。在一些实施例中，该电路还包括耦合在第二跟踪低电路和输出端子之间的反相器。反相器根据第二反相信号生成在第二电压域中变化的输出信号。

在一些实施例中，一种方法包括：基于在第一电压域中从负电源电平变化到第一正电源电平的输入信号，生成在第三电压域中从参考电平变化到由的第一输入跟踪信号；基于输入信号，生成在第二电压域中从负电源电平变化到第二正电源电平的第二输入跟踪信号；利用第一输入跟踪信号偏置上拉晶体管；以及，利用第二输入跟踪信号偏置下拉晶体管。

在一些实施例中，第一电压域的第一电压差窗口大于第二电压域的第二电压差窗口，并且第一电压差窗口大于第三电压域的第三电压差窗口。在一些实施例中，第二电压差窗口基本上等于第三电压差窗口。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换和改变。