具有减少陷阱缺陷的半导体装置及其形成方法

技术领域

本发明实施例涉及具有减少陷阱缺陷的半导体装置及其形成方法。

背景技术

随着技术演进，半导体装置的设计及制造因其尺寸变小及更多电路提供更强功能而变得更复杂。因此，需要不断改进制造半导体装置的方法以增强装置稳健性及减少成本及处理时间。随着装置大小不断缩小，装置操作的电压或电流电平变低。因此，控制阈值电压稳定性及减轻漏电流以维持装置性能是更关键的。

尽管已广泛研究用于提高阈值电压稳定性或漏电流性能的技术，但技术在诸多方面仍无法满足要求。因此，需要进一步解决上述问题。

发明内容

本发明的一实施例涉及一种制造半导体装置的方法，其包括：提供包括表面的衬底；将第一介电层及第二介电层沉积于所述衬底上；使虚拟栅极电极形成于所述第二介电层上；形成包围所述虚拟栅极电极的栅极间隔物；使轻度掺杂源极/漏极(LDD)区域形成于所述衬底中的所述栅极间隔物的两侧上；使源极/漏极区域形成于所述各自LDD区域中；移除所述虚拟栅极电极以形成替换栅极；使层间介电(ILD)层形成于所述替换栅极及所述源极/漏极区域上；及通过在形成所述源极/漏极区域之前或在形成所述ILD层之后的时间将陷阱修复元素引入至所述栅极间隔物、所述第二介电层、所述表面及所述LDD区域的至少一者中来执行处理。

本发明的一实施例涉及一种制造半导体装置的方法，其包括：提供包括表面的衬底；将高k介电层沉积于所述衬底上；使虚拟栅极电极形成于所述高k介电层上；形成包围所述虚拟栅极电极的栅极间隔物；使轻度掺杂源极/漏极(LDD)区域形成于所述衬底中的所述栅极间隔物的两侧上；使源极/漏极区域形成于所述各自LDD区域中；形成替换栅极且移除所述虚拟栅极电极；形成电耦合至所述替换栅极及所述源极/漏极区域的接触插塞；及在形成所述虚拟栅极电极之前或在形成所述LDD区域之后的时间对所述高k介电层、所述栅极间隔物、所述表面及所述LDD区域的至少一者执行陷阱修复操作。

本发明的一实施例涉及一种制造半导体装置的方法，其包括：提供包括沟道区域的半导体鳍片；将第一介电层及高k介电层沉积于所述半导体鳍片上；使用含氮等离子体来钝化所述高k介电层；在钝化所述高k介电层之后使图案化虚拟栅极形成于所述半导体鳍片上；使第二介电层形成于所述虚拟栅极及所述沟道区域上；蚀刻接触所述沟道区域的所述第二介电层的部分；使轻度掺杂源极/漏极(LDD)区域形成于所述图案化虚拟栅极的两侧上的所述半导体鳍片中；使用具有大于硅及氧的负电性的负电性的元素来对所述LDD区域执行离子植入；使源极/漏极区域形成于所述各自LDD区域中；对所述源极/漏极区域执行离子植入；以第一温度对所述经离子植入的源极/漏极区域执行第一退火操作；通过蚀刻所述图案化虚拟栅极来形成替换栅极；使层间介电层形成于所述源极/漏极区域及所述替换栅极上；及在所述第一退火操作之后，在氢气氛围中以小于所述第一温度的第二温度执行第二退火操作。

附图说明

从结合附图来解读的以下详细描述最佳理解本揭露的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。

图1是根据一些实施例的半导体装置的透视图。

图2至图5是根据一些实施例的制造半导体装置的方法的中间阶段的截面图。

图6A至图33B是根据一些实施例的制造半导体装置的方法的中间阶段的截面图。

具体实施方式

以下揭露提供用于实施所提供的主题的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不意在限制。例如，在以下描述中，“使第一构件形成于第二构件上方或第二构件上”可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

此外，为便于描述，例如“下面”“下方”、“下”、“上方”、“上”及其类似者的空间相对术语在本文中可用于描述一元件或构件与另一(些)元件或构件的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还意欲涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转70度或依其它定向)且也可因此解释本文所使用的空间相对描述词。

尽管阐述本揭露的广泛范围的数值范围及参数是近似值，但应尽可能精确报告特定实例中所阐述的数值。然而，任何数值固有地含有由各自测试测量中所常见的偏差必然所致的某些误差。另外，如本文所使用，术语“约”、“大致”及“大致上”一般意指在给定值或范围的10％、5％、1％或0.5％内。替代地，术语“约”、“大致”及“大致上”意指在一般技术人员所考量的平均值的可接受的标准误差内。除在操作/工作实例中之外，或除非另有明确规定，否则本文所揭露的所有数值范围、数量、值及百分比(例如材料数量、持续时间、温度、操作条件、量比及其类似者的数值范围、数量、值及百分比)应被理解为在所有例子中由术语“约”、“大致”或“大致上”修饰。因此，除非指示相反，否则本揭露及随附权利要求书中所阐述的数值参数是可视需要变动的近似值。最后，至少应鉴于所报告的有效数字且通过应用一般舍入技术来解释各数值参数。在本文中，范围可表示为从一端点至另一端点或介于两个端点之间。除非另有规定，否则本文所揭露的所有范围包含端点。

金属氧化物半导体(MOS)晶体管由半导体衬底、栅极电极及氧化层形成，其中源极/漏极区域形成于栅极电极的两侧上的半导体衬底中。沟道区域建立为靠近氧化层下方的半导体衬底的表面且介于源极/漏极区域之间以在操作条件下传导电流。电荷载流子(电子或空穴)被吸引且累积于氧化层的两侧上，其中沟道区域中的载流子在由电场驱动时形成源极/漏极区域之间的电流。在切断装置之后使载流子放电。载流子移动的特性(即，氧化物及沟道区域周围的充电及放电)确定MOS晶体管的性能，例如速度及接通电压。

影响载流子移动的因数是晶体管的构成材料中存在陷阱缺陷。陷阱缺陷一般见于(氧化物或其它半导体的)晶格中，其产生其中电荷载流子可被暂时或永久“陷留”的“深”能量井。通常在沉积、移除或进一步处理MOS晶体管的层时产生陷阱缺陷，因为层或层与相邻层之间的界面的晶格性质受损。第一类型的陷阱缺陷是存在于块体材料中的体陷阱；此类型的缺陷可发生于产生极性键(例如含铪氧化物材料中的Hf-O键)的再结晶工艺期间。第二类型的陷阱缺陷可发生于硅的经处理表面上。陷阱缺陷的形成继而引起载流子被随机陷留及释放以使MOS晶体管的电性质的稳定性降级。

本发明实施例讨论用于减轻MOS晶体管的介电或硅材料中的陷阱缺陷的钝化方案。钝化方案可全局或局部应用于晶体管。可通过引入适合于终止缺陷的陷阱修复元素(例如氮、氟、氢及其类似者)来执行钝化方案。可有效减少介电或硅材料中的陷阱缺陷且可较佳控制载流子的充电/放电特性。可减轻阈值电压不稳定性问题、漏极电流的慢坡问题及装置噪声。

将相对于特定背景(即，半导体装置及其形成方法)描述实施例。在使用后栅极工艺所形成的鳍式场效应晶体管(FinFET)的背景中讨论本文所呈现的各种实施例。在其它实施例中，可使用先栅极工艺。另外，本揭露涵盖用于其它类型的半导体装置(例如平面晶体管装置、多栅极晶体管装置、2D晶体管装置、环绕式栅极晶体管装置、纳米线晶体管装置及其类似者)中的方面。

图1是根据一些实施例的半导体装置100的透视图。图1展示FinFET装置100，然而，其它类型的半导体装置也在本揭露的考量范围内。半导体装置100包含衬底102、隔离区域114、衬底102上的两个鳍片105、栅极介电层108及栅极电极112。鳍片105在衬底102上方突出且平行延伸。隔离区域114形成于相邻鳍片105之间的衬底102上。栅极介电层108安置于鳍片105的各者的侧壁及顶面上，且栅极电极112位于栅极介电层108上。栅极电极112及栅极介电层108在垂直于鳍片105的方向上延伸。源极/漏极区域SD1及SD2相对于栅极介电层108及栅极电极112形成于各鳍片105的对置侧上。沟道区域(图中未展示)建立于源极/漏极区域SD1与SD2之间的鳍片105中且由栅极介电层108及栅极电极112包围。

图1中所绘示的FinFET装置100仅供说明且不意在限制本揭露的范围。因而，其它配置(例如不同数目个鳍片、不同数目个栅极电极及多层鳍片)是在本揭露的考量范围内。图1进一步绘示后续图中所参考的截面线。截面A-A是沿FinFET装置100的沟道区域、栅极介电层108及栅极电极112取得。截面B-B是在沿垂直于截面A-A的鳍片105的纵轴线的方向上取得。在一些实施例中，截面B-B是在沟道区域中的电流方向上取得。

图2至图5是根据一些实施例的制造图1中的半导体装置100的方法的中间阶段的截面图。图2至图5是沿图1的截面A-A取得。

参考图2，提供或形成衬底102。衬底102可为可经掺杂(例如掺杂有p型或n型掺杂剂)或未经掺杂的半导体衬底，例如块体半导体、绝缘体上覆半导体(SOI)衬底或其类似者。SOI衬底一般包括形成于绝缘体层上的一层半导体材料。绝缘体层可为(例如)埋藏氧化物(BOX)层、氧化硅层或其类似者。将绝缘体层提供于衬底(通常为硅或玻璃衬底)上。还可使用其它衬底，例如多层或梯度衬底。在一些实施例中，衬底102的半导体材料可包含：硅；锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。

在一些实施例中，衬底102包含形成于其上的集成电路装置(图中未展示)。集成电路装置可包含有源装置(例如晶体管)及无源装置(例如二极管、电容器、电阻器、电感器或其组合)。集成电路装置可使用本技术中已知的任何适合方法来形成。

在一些实施例中，井区域(图中未展示)还可形成于衬底102中。衬底102可包含p型井(p井)、n型井(n井)或两者。在一些实施例中，将p型掺杂剂植入至衬底102中以形成p井。p型掺杂剂可为硼、BF

图2进一步绘示使掩模104形成于衬底102上。在一些实施例中，掩模104充当图案化衬底102时的蚀刻停止层。如图2中所展示，在一些实施例中，掩模104包含第一掩模层104A及第一掩模层104A上的第二掩模层104B。第一掩模层104A可为包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合或其类似者的一或多个层的硬掩模，且可使用任何适合工艺(例如热氧化、热氮化、物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、其组合或其类似者)来形成。第二掩模层104B可包括用于图案化第一掩模层104A的光致抗蚀剂。第二掩模层104B可使用旋涂或沉积工艺来形成且可使用适合光刻技术来图案化。在一些实施例中，掩模104可包括三个或更多个掩模层。

图3展示由衬底102形成半导体条103。首先，可使用适合光刻及蚀刻操作来图案化掩模层104A及104B，其中开口形成于掩模104中且暴露衬底102的部分。接着，执行蚀刻工艺以使用图案化掩模104作为掩模来蚀刻衬底102。因此，将掩模104的图案转印至衬底102以形成半导体条103。蚀刻操作可包括任何适合蚀刻工艺，例如湿式蚀刻、干式蚀刻、反应性离子蚀刻(RIE)、中性粒子束蚀刻(NBE)或其类似者。在一些实施例中，蚀刻工艺是各向异性蚀刻。在一些实施例中，在形成半导体条103之后，可通过任何适合工艺来移除掩模104的剩余部分。在其它实施例中，掩模104的部分(例如第一掩模层104A)可留在半导体条103上。

参考图4，使隔离区域114形成于相邻半导体条103之间的沟槽中。隔离区域114可包含绝缘材料，例如介电材料，例如氧化硅、氮化硅、氮氧化硅、其组合或其类似者。隔离区域114可通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)、ALD、PVD、其组合或其类似者形成。还可使用由任何适合工艺形成的其它绝缘材料。在一些实施例中，可在沉积隔离区域114的绝缘材料之后执行退火工艺。

在一些实施例中，隔离区域114可包含在形成隔离区域114之前形成于衬底102及半导体条103的侧壁及上表面上的衬层(图中未展示)。在一些实施例中，衬层可包括氮化硅、氧化硅、氮氧化硅、聚合物、其组合或其类似者。衬层的形成可包含任何适合方法，例如ALD、CVD、HDP-CVD、其组合或其类似者。在这些实施例中，衬层可防止(或至少减少)隔离区域114的退火期间的从半导体条103至隔离区域114中的扩散。

在一些实施例中，可执行平坦化操作(例如机械研磨或化学机械抛光(CMP))以移除隔离区域114的过量部分，使得隔离区域114的顶面及半导体条103的顶面共面。在掩模104的部分在形成半导体条103之后留在半导体条103上的一些实施例中，平坦化工艺还可包含移除掩模104的剩余部分。

参考图5，使隔离区域114凹进至半导体条103下方。在一些实施例中，凹进隔离区域114称为浅沟槽隔离(STI)区域。隔离区域114经凹进使得半导体条103的上部分(本文称为鳍片105)从相邻隔离区域114之间突出。在一些实施例中，隔离区域114的顶面可包含平面、凸面或凹面。隔离区域114可使用湿式蚀刻、干式蚀刻或其组合来凹进。

图6A至图33B是根据一些实施例的制造半导体装置100的方法的中间阶段的截面图。在一些实施例中，在图5中所绘示的步骤之后提供图6A至图33B中展示的方法的中间阶段。沿图1中的参考截面A-A绘示以“A”收尾的图号；沿图1中所绘示的参考截面B-B绘示以“B”收尾的图号。应了解，可在图6A至图33B中所展示的工艺之前、图6A至图33B中所展示的工艺期间及图6A至图33B中所展示的工艺之后提供额外操作，且方法的额外实施例可替换或消除下文将描述的一些操作。操作及工艺的顺序可互换。此外，一实施例的相同或类似配置、结构、材料、操作或工艺可用于其它实施例中，且可省略其详细阐释。

参考图6A及图6B，第一介电层122形成于鳍片105的各者的侧壁及上表面105S上。在一些实施例中，第一介电层122还可形成于隔离区域114上。第一介电层122可包括氧化物，例如氧化硅或其类似者。其它介电材料也可行，例如氮化物、碳化物、氮氧化物及其类似者。在一些实施例中，第一介电层122包含低介电常数(低k)材料，例如具有小于约4.0的介电常数的材料。第一介电层122可使用ALD、CVD或PVD形成、可经热生长或可使用其它适合工艺形成。

随后，第二介电层124形成于第一介电层122上。在一些实施例中，第二介电层124还可形成于隔离区域114上。第二介电层124可不同于第一介电层122且可包括具有大于约4.0的介电常数的高介电常数(高k)材料。第二介电层124的介电材料可包括金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或其类似者。在一些实施例中，第二介电层124可由以下各者形成：Al

随后，对第二介电层124执行第一处理TRMT-1，如图7A及图7B中所展示。第一处理TRMT-1经配置以减轻或至少减少发生于形成第一介电层122及第二介电层124期间的陷阱缺陷。第一处理TRMT-1可透过(例如)氮化工艺来将氮作为陷阱修复元素引入至第二介电层124的高k介电材料中的陷阱缺陷中。在一些实施例中，使用含氮物种(例如N

在一些实施例中，氮化工艺通过去耦等离子体氮化(DPN)工艺来提供N

另一氮化工艺还可并入第一处理TRMT-1中。例如，替代地或另外，相对于DPN工艺执行氮化后退火(PNA)工艺。在一些实施例中，以高于用于DPN中的温度的温度(例如约400℃至约850℃之间)执行PNA工艺。在一些实施例中，在约1秒至约180秒之间的时段内使用含氮气体作为退火气体来执行PNA工艺。在一些实施例中，PNA工艺采用具有约10sccm至约200sccm之间的流动速率的含氮气体，例如纯N

随后，如图8A及图8B中所绘示，栅极电极层125及掩模层127依序形成于第二介电层124上。在一些实施例中，栅极电极层125的材料沉积于第二介电层124上且接着使用(例如)CMP工艺来平坦化。栅极电极层125可包含多晶硅，但还可使用其它导电材料，例如金属。掩模层127可包含(例如)氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合或其类似者的一或多个层且可使用任何适合工艺(例如热氧化、热氮化、ALD、PVD、CVD、其组合或其类似者)形成。

参考图9A及图9B，使用适合光刻及蚀刻技术来图案化掩模层127以形成图案化掩模层128。通过适合蚀刻技术来将图案化掩模层128的图案转印至栅极电极层125、第二介电层124及第一介电层122以形成跨鳍片105的栅极电极112(如图1中所绘示)。栅极电极112还可具有大致上垂直于鳍片105的纵向方向的纵向方向。因此，将栅极电极层125图案化为栅极电极126(也指称虚拟栅极电极126)。沟道区域112C形成于各自鳍片105中。栅极电极112的图案覆盖鳍片105的各自沟道区域112C，同时暴露鳍片105的源极/漏极区域SD1及SD2(如图1中所绘示)。在一些实施例中，输入/输出区域中的栅极电极112可具有大于逻辑区域中的栅极电极112的大小及节距的大小及节距。如下文将描述，栅极电极112充当虚拟栅极电极或牺牲栅极电极且随后由替换栅极替换。在其它实施例中，虚拟栅极电极112的部分(例如介电层122及124)不在形成替换栅极期间被替换，而是留在半导体装置100的最终结构中。

图10A及图10B绘示使介电层132D形成于栅极电极112、隔离区域114及鳍片105上。介电层132D可沿栅极电极112的侧壁及上表面保形沉积。在一些实施例中，介电层132D可包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、其组合或其类似者且可使用PVD、CVD、ALD、其组合或其类似者形成。在一些实施例中，介电层132D具有约2nm至约5nm之间的厚度。

参考图11A及图11B，蚀刻介电层132D以沿栅极电极112的侧壁形成栅极间隔物132。通过蚀刻来移除栅极电极112、隔离区域114及鳍片105的表面105S上的介电层132D的水平部分。蚀刻可为各向异性的，例如干式蚀刻或RIE工艺使用定向离子轰击来选择性蚀刻介电层132D的水平部分，同时使垂直部分保持大致上完好。然而，此轰击会进一步损坏用作为半导体装置100的沟道区域或源极/漏极区域的部分的鳍片105的表面105S。悬键可归因于轰击而留在晶格结构中(例如在鳍片105的表面105S周围)且可能需要被钝化。

图12A及图12B绘示使另一介电层134形成于栅极电极112、栅极间隔物132及鳍片105上。介电层134可沿栅极电极112的侧壁及上表面保形沉积且横向包围栅极间隔物132。在一些实施例中，栅极间隔物132可包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、其组合或其类似者且可使用CVD、ALD、其组合或其类似者形成。在所描绘的实施例中，介电层132D及134由不同材料(例如分别为氮化硅及氧化硅)形成。在一些实施例中，介电层134具有约2nm至约4nm之间的厚度。

在形成介电层134期间，通过沉积介电层134的材料来修改鳍片105的表面105S的性质。归因于鳍片105及介电层134的不同材料组合物，可更改表面105S，即，更多悬键发生于表面105S周围。除图7A及图7B中所展示的第一处理TRMT-1的钝化方案之外，本揭露进一步提供旨在减少由图11A及图12A及图11B及图12B中所展示的操作形成的悬键且提高半导体装置100的性能的方法。

参考图13A及图13B，执行离子植入工艺IMP-1以形成半导体装置100的轻度掺杂源极/漏极(LDD)区域。图13A绘示衬底102包含具有p型晶体管的p型区110P及具有n型晶体管的n型区110N。在一些实施例中，沉积光致抗蚀剂140P以在植入p型区110P期间遮蔽n型区110N。图11B绘示沿p型区110P中的鳍片105的截面。p型掺杂剂(例如硼或BF

在一些实施例中，以大于0.5KeV(例如0.5KeV至约2KeV之间)的功率及约1E14个原子/cm

图14A及图14B展示第二处理TRMT-2。第二处理TRMT-2可包含将陷阱修复元素引入至鳍片105的表面105S或受损介电层(例如栅极间隔物132及介电层134)的离子植入工艺。在一些实施例中，第二处理TRMT-2与离子植入工艺IMP-1同时执行。由第二处理TRMT-2供应至p型LDD区域142P的钝化元素可提供强固定负电荷且可有效终止鳍片105的表面周围的悬键。因此，可提高沟道区域中的载流子移动率性能。在一些实施例中，第二处理TRMT-2选择性钝化栅极电极112的边缘周围的区域，例如靠近LDD区域142P的介电层122及124及栅极间隔物132的部分。此选择性钝化引起块体及界面陷阱缺陷减轻或减少，使得归因于陷阱的无规律电荷重组的机会降低。

第二处理TRMT-2可植入具有与离子植入工艺IMP-1的掺杂剂类型相反的掺杂剂类型(例如n型掺杂剂)的掺杂剂。在一实施例中，第二处理TRMT-2使用具有大于硅或氧的负电性的负电性的掺杂剂来获得较佳钝化性能。例如，第二处理TRMT-2使用含氟气体，例如NF

参考图15A及图15B，介电层136毯覆形成于p型区110P上，例如形成于介电层134、栅极电极112及鳍片105上。在一些实施例中，介电层136可包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、其组合或其类似者且可使用CVD、ALD、其组合或其类似者形成。在一些实施例中，介电层134及136包括不同材料。在一些实施例中，介电层136包括与栅极间隔物132相同的材料。介电层136也可指称另一栅极间隔物且其厚度可用于控制鳍片105中随后形成的外延源极/漏极区域的宽度。在一些实施例中，介电层136具有约5nm至约10nm之间的厚度。

使介电层136形成于介电层134上会在介电层136周围引入体陷阱及界面陷阱。本揭露提出减轻陷阱缺陷且提高装置性能的方案。

图16A至图18B绘示使外延源极/漏极区域(例如图1中的区域SD1及SD2)形成于p型区110P中。参考图16A及图16B，图案化掩模(图中未展示)首先形成于栅极电极112上且暴露LDD区域142P中的源极/漏极区域。在一些实施例中，图案化掩模层可包括光致抗蚀剂或其类似者，且可使用旋涂工艺或其类似者形成。

一旦形成所述图案化掩模，就对介电层136及134及鳍片105执行图案化工艺以在LDD区域142P中形成凹槽144P。在一些实施例中，图案化工艺可包含使用所述图案化掩模作为蚀刻掩模的一或多种适合蚀刻工艺。蚀刻工艺可为各向异性的且可包含反应性离子蚀刻(RIE)、中性粒子束蚀刻(NBE)、其组合或其类似者。在一些实施例中，在凹槽144P的图案化期间不完全移除介电层136的侧壁部分，且由介电层136界定凹槽144P的宽度。在一些实施例中，执行多步骤蚀刻操作以将凹槽144P整形为具有所要底部形状，例如U形或V形。在形成凹槽144P之后，通过灰化或湿式清洁步骤来剥除图案化掩模。

随后，如图17A及图17B中所展示，对凹槽144P执行清洁步骤CLN。实例性清洁步骤包含使用氢氟酸(HF)、三硼酸乙二胺四乙酸(TBE)、缓冲氧化物蚀刻(BOE)、其类似者或其组合。在一些实施例中，鳍片105的一些材料损耗或对凹槽144P的进一步凹陷效应可归因于清洁操作CLN的蚀刻效应而发生。这继而引起鳍片105及介电层134及136发生表面缺陷及/或体陷阱。

参考图18A及图18B，对应于图1中的源极/漏极区域SD1及SD2的外延源极/漏极区域146P形成于凹槽144P中。在一些实施例中，外延源极/漏极区域146P使用有机金属CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)、其组合或其类似者来外延生长于凹槽144P中。在一些实施例中，p型晶体管的外延源极/漏极区域146P可包含SiGe、SiGeB、Ge、GeSn或其类似者。如图18B中所展示，外延源极/漏极区域146P的表面可从表面105S凸起且可包含刻面。在一些实施例中，外延源极/漏极区域146P的底部通过LDD区域142P而延伸至半导体条103中。在所绘示的实施例中，外延源极/漏极区域146P的各者彼此物理分离，然而，在其它实施例中，栅极电极112上的相同侧上的相邻外延源极/漏极区域146P(例如图1中的两个相邻源极/漏极区域SD1)可沿栅极电极112的侧壁合并。在一些实施例中，可在类似于用于形成LDD区域142P的工艺的掺杂工艺中掺杂外延源极/漏极区域146P的材料。

在形成外延源极/漏极区域146P之后，移除介电层136的剩余部分，如图19A及图19B中所绘示。在一些实施例中，可使用选择性针对介电层136的材料的适合蚀刻工艺来移除介电层136。一旦形成p型外延源极/漏极区域146P，就可使用灰化或湿式蚀刻工艺来剥除光致抗蚀剂140P。

图20A至图21B绘示使外延源极/漏极区域146N形成于半导体装置100的n型区110N中。图20B及图21B是沿n型区110N的鳍片105中的截面BB取得。除另有说明之外，图20A、图20B、图21A及图21B中所绘示的使外延源极/漏极区域146N形成于n型区110N中的配置、材料及方法类似于p型区110P中的其对应物的配置、材料及方法。参考图20A及图20B，光致抗蚀剂140N用于遮蔽p型区110P，同时暴露n型区110N。随后或同时执行离子植入步骤(IMP-2，图中未展示)及第三处理TRMT-3以在鳍片105中形成n型LDD区域142N。除n型LDD区域142N是n型掺杂剂(例如砷、磷或其类似者)之外，这些步骤类似于图13A至图14B中所展示的步骤。

第三处理TRMT-3可包含钝化鳍片105的表面105S、栅极间隔物132、LDD区域142N或介电层134的陷阱修复元素的植入工艺。由第三处理TRMT-3朝向LDD区域142N供应的钝化离子可提供强固定负电荷且可有效终止表面105S周围的悬键。在一些实施例中，第三处理TRMT-3选择性钝化栅极电极112的边缘周围的区域(例如靠近LDD区域142N的栅极间隔物132及介电层134的部分)，其中减轻或减少体及界面陷阱缺陷，使得归因于陷阱缺陷的无规律电荷重组的机会降低。

第三处理TRMT-3可植入具有类似于n型LDD区域142N的离子植入工艺的掺杂剂的掺杂剂类型(例如n型掺杂剂)的掺杂剂。在一实施例中，第三处理TRMT-3使用具有大于硅或氧的负电性的负电性的掺杂剂来获得较佳钝化性能。例如，第三处理TRMT-3使用含氟气体，例如NF

图21A及图21B展示形成介电层136、在鳍片105中蚀刻凹槽144N、清洁凹槽144N、在凹槽144N中外延生长源极/漏极区域146N及移除介电层136的结果。除n型LDD区域142N的掺杂剂是n型掺杂剂(例如砷、磷或其类似者)之外，上述步骤类似于图15A至图19B中所展示的步骤。在移除介电层136之后，图21A及图21B中所展示的n型区110N中的已形成的半导体装置100展现类似于图19A及图19B中所绘示的p型区110P的配置的配置。一旦形成n型外延源极/漏极区域146N，就可使用灰化或湿式蚀刻工艺来剥除光致抗蚀剂140N。

图22A及图22B演示在形成外延源极/漏极区域146P及146N之后移除p型区110P及n型区110N两者中的介电层134。图22B绘示作为一实例的p型区110P的截面图。在一些实施例中，可使用选择性针对介电层134的材料的适合蚀刻工艺来移除介电层134。

参考图23A及图23B，对p型源极/漏极区域146P执行p型植入操作以形成P+掺杂区域148P。沉积光致抗蚀剂150P以遮蔽n型区110N且暴露p型区110P。可图案化光致抗蚀剂150P以仅暴露源极/漏极区域146P。植入操作可产生具有大于下伏源极/漏极区域146P的掺杂浓度的掺杂浓度的P+掺杂区域148P以提高源极/漏极区域146P的电性能。掺杂区域148P可覆盖各自源极/漏极区域146P的整个上表面。在一些实施例中，P+掺杂区域148P具有约1E20个原子/cm

类似地，参考图24A及图24B，对n型源极/漏极区域146N执行n型植入操作以形成N+掺杂区域148N。沉积光致抗蚀剂150N以遮蔽p型区110P且暴露n型区110N中的源极/漏极区域146N。植入操作可产生具有大于下伏源极/漏极区域146N的掺杂浓度的掺杂浓度的掺杂区域148N以提高源极/漏极区域146N的电性能。掺杂区域148N可覆盖各自源极/漏极区域146N的整个上表面。在一些实施例中，掺杂区域148N具有约1E20个原子/cm

图25A及图25B绘示整个半导体装置100上所执行的退火操作ANL。退火操作ANL可有助于活化掺杂区域148P及148N中的掺杂剂。退火操作ANL可包含RTA或炉退火。在一些实施例中，退火操作ANL包含小于约5小时的炉退火且可小于约10分钟的RTA退火。在一实施例中，执行退火操作ANL，直到将植入损坏减少至掺杂区域148P及148N中的预定量。可以大于约900℃的温度(例如1050℃)执行退火操作ANL。可在例如氩气或氮气的惰性气体中进行退火操作ANL。

参考图26A及图26B，层间介电(ILD)层形成于栅极电极112、外延源极/漏极区域146P及146N及鳍片105上。图26B展示作为一实例的p型区的截面图(其同样适用于图27B、图28B、图29B、图30B、图31B、图32B及图33B)。可沉积ILD层151以填充栅极电极112与鳍片105之间的空间。在一些实施例中，ILD层151由介电材料(例如氧化硅、SiOC、ZrO

在一些实施例中，在形成ILD层151之前，将一或多个额外介电层(图中未展示)沉积于栅极电极112、外延源极/漏极区域146P及146N及鳍片105上。当图案化ILD层151以蚀刻用于后续形成的接触插塞的开口时，这些介电层可用作为蚀刻停止层或覆盖层。在一些实施例中，可使用类似于用于形成介电层132D或134中的材料及方法的材料及方法来依保形方式形成一些此类介电层。

参考图27A及图27B，可执行平坦化工艺(例如CMP或机械研磨)以使ILD层151的顶面与栅极电极112的顶面齐平。在一些实施例中，平坦化工艺还移除图案化掩模层128或延伸于平坦化栅极电极112的顶面上的栅极间隔物132的部分。

图28A及图28B及图29A及图29B绘示用于形成替换栅极172的栅极替换工艺。首先，如图28A及图28B中所展示，使用一或多种适合蚀刻工艺来移除虚拟栅极电极112的图案化掩模层128及图案化栅极电极126以形成开口160。开口160的各者暴露各自下伏介电层124。在所绘示的实施例中，替换栅极172A及172B的介电层124及122(分别充当高k介电层及栅极介电层(界面层))在蚀刻操作期间留在鳍片105的沟道区域上。在其它实施例中，介电层122及124也可在形成开口160期间被移除且可在后续步骤中沉积于适当位置中。在也移除介电层122及124的实施例中，这些层可依保形方式沉积至开口160中，且形成这些层的材料及方法类似于参考图6A及图6B所绘示的材料及方法。

覆盖层152P或152N分别形成于p型区110P或n型区110N中的栅极介电层124上。在一些实施例中，覆盖层152P或152N通过任何适合工艺来沿开口160的侧壁及底部形成至任何适合厚度。例如，覆盖层152P或152N通过ALD或PVD工艺来形成至(例如)约

功函数层154P及154N分别形成于覆盖层152P及152N上。在n型区110N的n型晶体管的实施例中，功函数层154N包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其组合或其类似者且可使用ALD、CVD、PVD、其组合或其类似者来沿开口160的侧壁及底部形成。在p型区110P的p型晶体管的实施例中，功函数层154P包括TiN、WN、TaN、Ru、Co、其组合或其类似者且可使用ALD、CVD、PVD、其组合或其类似者来沿开口160的侧壁及底部形成。在形成功函数层154P及154N之后，开口160由导电层156P或156N填充。在一些实施例中，导电层156P或156N包括Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其组合或其类似者且可使用ALD、CVD、PVD、电镀、其组合或其类似者形成。

在开口160由覆盖层152P及152N、功函数层154P及154N及导电层156P及156N填充之后，可执行平坦化工艺(例如CMP工艺)以移除ILD层151的顶面上的这些层的过量部分。介电层122及124、覆盖层152P或152N、功函数层154P或154N及导电层156P或156N共同形成各自替换栅极172。

参考图30A及图30B，另一ILD层161形成于替换栅极172及ILD层151上。在一些实施例中，可使用类似于用于形成参考图26A及图26B所描述的ILD层151的材料及方法的材料及方法来形成ILD层161。在一些实施例中，ILD层151及161由相同材料形成。在其它实施例中，ILD层151及161由不同材料形成。可执行平坦化工艺(例如CMP工艺)以移除ILD材料的过量部分以形成ILD层161的顶面。

随后，如图31A及图31B中所展示，图案化ILD层151及161以形成开口162G及162SD。在一些实施例中，可使用适合光刻及蚀刻技术来图案化ILD层151及161。开口162G暴露p型区110P或n型区110N中的各自替换栅极172。开口162SD暴露各自p型区110P及n型区110N中的外延源极/漏极区域146P及146N。

在一些实施例中，自对准硅化物(salicide)层(图中未展示)形成于开口162G及162SD中。可通过将金属材料沉积于开口162G或162SD中且接着进行退火操作来形成硅化层。金属材料可包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其组合或其类似者且可使用PVD、溅镀或其类似者形成。通过在退火操作期间使源极/漏极区域中的硅与金属材料反应来形成金属硅化层。

参考图32A及图32B，将导电材料沉积至开口162G及162SD中以分别形成接触插塞164G及164SD。接触插塞164G及164SD分别透过硅化层来电耦合至替换栅极172及源极/漏极区域146P/146N。在一些实施例中，接触插塞164G及164SD可包含衬层及衬层上的填充层。衬层可充当扩散阻挡层或ILD层151/161与填充层之间的粘着层。衬层可包含钛、氮化钛、钽、氮化钽、其组合或其类似者且可使用CVD、PVD、ALD、其组合或其类似者形成。填充层可为铜、铜合金、银、金、钨、铝、镍、其组合或其类似者且可使用CVD、PVD、ALD、电化学电镀工艺、无电电镀工艺、其组合或其类似者形成。

可执行平坦化工艺(例如CMP工艺)以从ILD层161的顶面移除衬层及填充层的过量部分。衬层及填充层的剩余部分形成接触插塞164G及164SD。

参考图33A及图33B，执行第四处理TRMT-4，其中采用陷阱修复元素来修复已由已形成的半导体装置100之前的操作引起的陷阱缺陷。在一些实施例中，陷阱缺陷可发生于先前处理TRMT-1、TRMT-2及TRMT-3的工艺之后的半导体装置100的任何层内或层表面上，且因此使用第四处理TRMT-4来钝化剩余或新缺陷。在一些实施例中，第四处理TRMT-4的陷阱修复元素具有小于第二或第三处理(TRMT-2或TRMT-3)的陷阱修复元素的负电性的负电性，同时具有穿过各种层而至其中驻留陷阱的沟道区域附近中以终止悬键的较佳穿透能力。在一些实施例中，第四处理TRMT-4的陷阱修复元素具有小于先前陷阱修复处理TRMT-1至TRMT-3中的陷阱修复元素的原子量的原子量以获得较佳穿透能力。在一些实施例中，第四处理TRMT-4采用具有H

在形成接触插塞164G及164SD期间未采用退火操作(例如用于以大于用于第四处理TRMT-4中的温度的高温形成硅化层的退火步骤)或未在形成接触插塞164G及164SD时执行高温退火(例如大于约400℃、约500℃或约700℃)的实施例中，可在形成/平坦化ILD层161之后且在形成硅化层或接触插塞164G及164SD之前实时执行第四处理TRMT-4。

根据一实施例，一种制造半导体装置的方法包含：提供包括表面的衬底；将第一介电层及第二介电层沉积于所述衬底上；使虚拟栅极电极形成于所述第二介电层上；形成包围所述虚拟栅极电极的栅极间隔物；使轻度掺杂源极/漏极(LDD)区域形成于所述衬底中的所述栅极间隔物的两侧上；使源极/漏极区域形成于所述各自LDD区域中；移除所述虚拟栅极电极以形成替换栅极；使层间介电(ILD)层形成于所述替换栅极及所述源极/漏极区域上；及通过在形成所述源极/漏极区域之前或在形成所述ILD层之后的时间将陷阱修复元素引入至所述栅极间隔物、所述第二介电层、所述表面及所述LDD区域的至少一者中来执行处理。

根据一实施例，一种制造半导体装置的方法包含：提供包括表面的衬底；将高k介电层沉积于所述衬底上；使虚拟栅极电极形成于所述高k介电层上；形成包围所述虚拟栅极电极的栅极间隔物；使轻度掺杂源极/漏极(LDD)区域形成于所述衬底中的所述栅极间隔物的两侧上；使源极/漏极区域形成于所述各自LDD区域中；形成替换栅极且移除所述虚拟栅极电极；形成电耦合至所述替换栅极及所述源极/漏极区域的接触插塞；及在形成所述虚拟栅极电极之前或在形成所述LDD区域之后的时间对所述高k介电层、所述栅极间隔物、所述表面及所述LDD区域的至少一者执行陷阱修复操作。

根据一实施例，一种制造半导体装置的方法包含：提供包括表面的衬底；将第一介电层及高k介电层沉积于所述衬底上；使用含氮等离子体来钝化所述高k介电层；在钝化所述高k介电层之后使图案化虚拟栅极形成于所述衬底上；使第二介电层形成于所述虚拟栅极及沟道区域上；蚀刻接触所述沟道区域的所述第二介电层的部分；使轻度掺杂源极/漏极(LDD)区域形成于所述衬底中的所述图案化虚拟栅极的两侧上；使用具有大于硅及氧的负电性的负电性的元素来对所述LDD区域执行离子植入；使源极/漏极区域形成于所述各自LDD区域中；对所述源极/漏极区域执行离子植入；以第一温度对所述经离子植入的源极/漏极区域执行第一退火操作；通过蚀刻所述图案化虚拟栅极来形成替换栅极；使层间介电层形成于所述源极/漏极区域及所述替换栅极上；及在所述第一退火操作之后，在氢气氛围中以小于所述第一温度的第二温度执行第二退火操作。

上文已概述了若干实施例的特征，使得所属领域的技术人员可较佳理解本揭露的方面。所属领域的技术人员应了解，其可易于使用本揭露作为设计或修改用于实施相同目的及/或实现本文所引入的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，这些等效构造不应背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下对本文作出各种改变、取代及更改。

[符号的说明]

100 半导体装置/鳍式场效应晶体管(FinFET)装置

102 衬底

103 半导体条

104 掩模

104A 第一掩模层

104B 第二掩模层

105 鳍片

105S 上表面

108 栅极介电层

110N n型区

110P p型区

112 栅极电极

112C 沟道区域

114 隔离区域

122 第一介电层

124 第二介电层

125 栅极电极层

126 虚拟栅极电极

127 掩模层

128 图案化掩模层

132 栅极间隔物

132D 介电层

134 介电层

136 介电层

140N 光致抗蚀剂

140P 光致抗蚀剂

142N n型轻度掺杂源极/漏极(LDD)区域

142P p型LDD区域

144N 凹槽

144P 凹槽

146N 外延源极/漏极区域

146P 外延源极/漏极区域

148N N+掺杂区域

148P P+掺杂区域

150N 光致抗蚀剂

150P 光致抗蚀剂

151 层间介电(ILD)层

152N 覆盖层

152P 覆盖层

154N 功函数层

154P 功函数层

156N 导电层

156P 导电层

160 开口

161 ILD层

162G 开口

162SD 开口

164G 接触插塞

164SD 接触插塞

172 替换栅极

172A 替换栅极

172B 替换栅极

A-A 截面

B-B 截面

ANL 退火操作

CLN 清洁步骤

IMP-1 离子植入工艺

IMP-2 离子植入工艺

SD1 源极/漏极区域

SD2 源极/漏极区域

TRMT-1 第一处理

TRMT-2 第二处理

TRMT-3 第三处理

TRMT-4 第四处理

α 倾斜角

β 倾斜角