快闪记忆体装置、其形成方法和快闪记忆体单元阵列

技术领域

本公开涉及快闪记忆体装置及其形成方法，以及快闪记忆体单元阵列。

背景技术

快闪记忆体装置通过诱导电荷穿隧经过穿隧介电质，而在浮动栅极中储存电荷。随着时间推移，经过穿隧介电质的重复电荷穿隧可能损坏穿隧介电质。因此，损坏的穿隧介电质可能不利地影响快闪记忆体装置的可靠性。此外，在半导体通道上方的浮动栅极及控制栅极的堆叠可能会形成快闪记忆体装置明显的形貌，此可能阻碍对覆盖结构后续的图案化。抹除栅极可减少对穿隧栅极的损坏。然而，使用抹除栅极需要在覆盖抹除栅极时采用相对于浮动栅极更高的精度。因此需要方法及结构以减少在快闪记忆体装置操作期间对穿隧介电质的损伤，并降低在快闪记忆体装置制造期间覆盖栅极所需的精度。

发明内容

根据本公开的实施例，提供一种快闪记忆体装置，包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并且与浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并且与浮动栅极电极横向偏离的抹除栅极电极，以及覆盖浮动栅极电极的控制栅极电极。

根据本公开的实施例，提供一种快闪记忆体单元阵列，包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极二维阵列、在基板半导体层内形成并沿着第一水平方向与浮动栅极电极二维阵列横向偏离的抹除栅极电极二维阵列、在基板半导体层内形成并且沿着不同于第一水平方向的第二水平方向与浮动栅极电极二维阵列横向偏离的具有第二导电类型掺杂的主动区二维阵列，以及覆盖浮动栅极电极二维阵列中相应一者的控制栅极电极二维阵列，其中每个浮动栅极电极位于主动区二维阵列内的一对相邻主动区之间。

根据本公开的实施例，提供一种形成快闪记忆体装置的方法，包括在具有第一导电类型掺杂的基板半导体层中形成第一开口、在第一开口中形成穿隧介电质及浮动栅极电极、在基板半导体层中形成邻近第一开口的第二开口、在第二开口中形成抹除栅极介电质及抹除栅极电极、在浮动栅极电极上方形成控制栅极介电质及控制栅极电极，以及通过布植具有第二导电类型掺杂的掺杂剂，在基板半导体层内形成一对主动区，其中此对主动区由浮动栅极电极横向隔开。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。

图1A是根据本公开的一实施例在基板半导体层中形成浅沟槽隔离结构之后的示例性结构的俯视图；

图1B是沿着图1A的平面B-B′的示例性结构的垂直截面图；

图2A是根据本公开的一实施例在基板半导体层中形成第一开口之后的示例性结构的俯视图；

图2B是沿着图2A的平面B-B′的示例性结构的垂直截面图；

图3A是根据本公开的一实施例在形成穿隧介电层及浮动栅极电极层之后的示例性结构的俯视图；

图3B是沿着图3A的平面B-B′的示例性结构的垂直截面图；

图4A是根据本公开的一实施例在形成穿隧介电质及浮动栅极电极之后的示例性结构的俯视图；

图4B是沿着图4A的平面B-B′的示例性结构的垂直截面图；

图5A是根据本公开的一实施例在基板半导体层中形成第二开口之后的示例性结构的俯视图；

图5B是沿着图5A的平面B-B′的示例性结构的垂直截面图；

图6A是根据本公开的一实施例在形成抹除栅极介电层及抹除栅极电极层之后的示例性结构的俯视图；

图6B是沿着图6A的平面B-B′的示例性结构的垂直截面图；

图7A是根据本公开的一实施例在形成抹除栅极介电质及抹除栅极电极之后的示例性结构的俯视图；

图7B是沿着图7A的平面B-B′的示例性结构的垂直截面图；

图8A是根据本公开的一实施例在形成控制栅极介电层及控制栅极电极层之后的示例性结构的俯视图；

图8B是沿着图8A的平面B-B′的示例性结构的垂直截面图；

图9A是根据本公开的一实施例在形成控制栅极电极及控制栅极介电质之后的示例性结构的俯视图；

图9B是沿着图9A的平面B-B′的示例性结构的垂直截面图；

图10A是根据本公开的一实施例在形成介电栅极间隔件之后的示例性结构的俯视图；

图10B是沿着图10A的平面B-B′的示例性结构的垂直截面图；

图11A是根据本公开的一实施例在形成主动区之后的示例性结构的俯视图；

图11B是沿着图11A的平面B-B′的示例性结构的垂直截面图；

图11C是沿着图11A的平面C-C′的示例性结构的垂直截面图；

图11D是在图11A至图11C的制程步骤中示例性结构的逻辑区域的俯视图；

图11E是沿着图11D的平面E-E′的示例性结构的垂直截面图；

图12A是根据本公开的一实施例在形成平坦化介电层及各种接触通孔结构之后的示例性结构的俯视图；

图12B是沿着图12A的平面B-B′的示例性结构的垂直截面图；

图12C是沿着图12A的平面C-C′的示例性结构的垂直截面图；

图13是绘示根据本公开的一实施例的用于形成示例性结构的步骤的流程图。

【符号说明】

8:半导体基板

10:基板半导体层

12:浅沟槽隔离结构

17:第一光阻层

19:第一开口

20:穿隧介电质

20L:穿隧介电层

22:浮动栅极电极

22L:浮动栅极电极层

27:第二光阻层

29:第二开口

30:抹除栅极介电质

30L:抹除栅极介电层

32:抹除栅极电极

32L:抹除栅极电极层

40:控制栅极介电质

40L:控制栅极介电层

42:控制栅极电极

42L:控制栅极电极层

46:介电栅极间隔件

47:第三光阻层

62,66:主动区

70:平坦化介电层

82,84,86,88:接触通孔结构

132:源极区

132D:深源极区

132E:源极延伸区

135:半导体通道

138:漏极区

138D:深漏极区

138E:漏极延伸区

140:栅极介电质

142:栅极电极

146:栅极间隔件

301,401:第一氧化硅层

302,402:氮化硅层

303,403:第二氧化硅层

1810,1820,1830,1840,1850,1860:步骤

B-B′,C-C′,E-E′:平面

d1:第一深度

d2:第二深度

hd1:第一水平方向

hd2:第二水平方向

P1:第一间距

P2:第二间距

UC:单位快闪记忆体单元

具体实施方式

为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。除非另有明确说明，否则元件符号相同的每个元件被视作具有相同的材料组成，并具有相同厚度范围内的厚度。

本公开是关于半导体装置，且特定而言是关于包括埋藏式浮动栅极及埋藏式抹除栅极的快闪记忆体装置及其形成方法。

一般而言，本公开的方法及结构可用于提供包括埋藏式浮动栅极电极及埋藏式抹除栅极电极的快闪记忆体装置。埋藏式抹除栅极电极的使用提升穿隧介电质的寿命。此外，浮动栅极电极及抹除栅极电极的埋藏式配置可缩小快闪记忆体装置的形貌。因此，在形成控制栅极电极期间，可提供用于形成元件的微影图像更好的聚焦。快闪记忆体装置可以二维阵列配置而形成。现参看附图描述本公开的实施例的各种特征及态样。

参看图1A及图1B，绘示了根据本公开一实施例的包括半导体基板8的示例性结构，其中半导体基板8可包括基板半导体层10。半导体基板8可为块体半导体基板，其中基板半导体层10可从前表面延伸到背侧表面，或者可为包括基板半导体层10下方的埋藏式绝缘体层(未绘示)及埋藏式绝缘体层下方的搬运基板(未绘示)的绝缘体上半导体(semiconductor-on-insulator，SOI)基板。例如，半导体基板8可为市售的单晶块体半导体基板或市售的绝缘体上半导体基板。

基板半导体层10可包括单晶半导体材料或多晶半导体材料。在一个实施例中，整个基板半导体层10可包括单晶半导体材料，如单晶硅。基板半导体层10的半导体材料可具有第一导电类型的掺杂，此第一导电类型可为p型或n型。基板半导体层10中第一导电类型的掺杂剂的原子浓度可在1.0×10

可形成浅沟槽隔离结构12在基板半导体层10的上部部分中。例如，可穿过基板半导体层10的顶表面形成深度在50纳米至500纳米范围内的浅沟槽，但亦可使用更大或更小的深度。可通过在基板半导体层10的顶表面上方涂布光阻层并对其进行图案化，以及通过使用各向异性蚀刻制程将光阻层中的图案转印到基板半导体层10的上部部分来形成浅沟槽。光阻层可随后通过例如灰化来移除。介电材料可沉积在浅沟槽中，并且可使用诸如化学机械抛光(chemical mechanical polishing，CMP)制程的平坦化制程，从包括基板半导体层10的顶表面的水平面上方移除介电质的多余部分。填充浅沟槽的介电材料的剩余部分包括浅沟槽隔离结构12。在一个实施例中，浅沟槽隔离区可界定沿着第一水平方向hd1横向间隔开的装置区。每个装置区在相邻的一对浅沟槽隔离结构12之间沿着第一水平方向hd1横向延伸。每个装置区可沿着第一水平方向hd1具有均匀的宽度，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2横向延伸。每个浅沟槽隔离结构12可沿着第一水平方向hd1具有30纳米至300纳米范围内的宽度，但亦可使用更大或更小的宽度。浅沟槽隔离结构12可配置为具有第一间距P1的周期性一维阵列，即沿着第一水平方向hd1的反复图案的横向距离。尽管使用两个装置区的部分来描述本公开，但是应当理解，示例性结构可包括多个装置区，且所示结构可沿着第一水平方向hd1及沿着第二水平方向hd2反复。

参看图2A及图2B，可涂布第一光阻层17在半导体基板8的顶表面上。可微影图案化第一光阻层17以形成穿过此层的开口阵列。第一光阻层17中的开口可位于成对的相邻浅沟槽隔离结构12之间的装置区区域内。第一光阻层17中的开口的图案可为二维周期图案，此图案沿着第一水平方向hd1具有第一间距P1，且沿着垂直于第一水平方向hd1的第二水平方向hd2具有第二间距P2。在此种实施例中，第一光阻层17中的开口图案可为矩形二维周期阵列。

可执行各向异性蚀刻制程，以将第一光阻层17中的开口图案转移到基板半导体层10中。可形成第一开口19在基板半导体层10的位于第一光阻层17中的开口下方的区域中。形成在基板半导体层10中的第一开口19亦称为浮动栅极开口。每个第一开口19的水平横截面形状可为矩形、圆角矩形(通过将矩形的四个角变圆而得到的形状)、圆形、椭圆形或任何其他具有或不具有直边的曲线二维形状。在一个实施例中，每个第一开口19的水平横截面形状可为大致矩形(如图2A及图2B所示)。每个第一开口19沿着第一水平方向hd1的横向尺寸可在从20纳米到200纳米的范围内，如从40纳米到100纳米，但亦可使用更小及更大的横向尺寸。每个第一开口19沿着第二水平方向hd2的横向尺寸可在从20纳米到200纳米的范围内，如从40纳米到100纳米，但亦可使用更小及更大的横向尺寸。每个第一开口19的底表面可位于与包括基板半导体层10的顶表面的水平面相距第一深度d1处。第一深度d1可在从20纳米到200纳米的范围内，如从40纳米到100纳米，但亦可使用更小及更大的第一深度d1。第一光阻层17可随后例如通过灰化来移除。

参看图3A及图3B，可在第一开口19的底表面和侧壁上以及在基板半导体层10的顶表面上方形成穿隧介电层20L。穿隧介电层20L包括穿隧介电材料，即电荷载流子(如电子或电洞)可穿隧的介电材料。例如，穿隧介电层20L可包括基板半导体层10的表面部分的热氧化所形成的热氧化物，此热氧化物可实体曝露于第一开口19或者位于基板半导体层10的顶表面。穿隧介电层20L的厚度可在2纳米至6纳米的范围内，但亦可使用更小或更大的厚度。在一个实施例中，穿隧介电层20L的水平部分及垂直部分可具有均匀的厚度。

随后可在穿隧介电层20L上方形成浮动栅极电极层22L。浮动栅极电极层22L包括浮动栅极材料，即可用于形成浮动栅极电极的材料。例如，浮动栅极电极层22L可包括经掺杂的半导体材料(如p型掺杂多晶硅或n型掺杂多晶硅)、金属氮化物材料(如氮化钛或氮化钽)及/或元素金属或金属间合金。其他合适的材料亦在本公开的设想范畴内。在说明性示例中，浮动栅极电极层22L包括经掺杂的多晶硅。可选择浮动栅极电极层22L的厚度，使得第一开口19的剩余体积由浮动栅极电极层22L填充。浮动栅极电极层22L可通过共形沉积制程沉积，如化学气相沉积(chemical vapor deposition，CVD)制程。

参看图4A及图4B，可执行平坦化制程以移除位于包括基板半导体层10的顶表面的水平面上方的浮动栅极电极层22L及穿隧介电层20L的部分。平坦化制程可使用化学机械平坦化(chemical mechanical planarization，CMP)制程及/或凹陷蚀刻制程。在一个实施例中，可执行化学机械平坦化制程来平坦化浮动栅极电极层22L及穿隧介电层20L。位于相应的第一开口19中的穿隧介电层20L的每个剩余部分包括穿隧介电质20。位于相应的第一开口19中的浮动栅极电极层22L的每个剩余部分包括浮动栅极电极22。穿隧介电质20及浮动栅极电极22可形成在每个第一开口19中。穿隧介电质20及浮动栅极电极22可具有位于水平面的顶表面，此水平面包括基板半导体层10的顶表面。每个浮动栅极电极22可形成在相应的穿隧介电质20内，并由相应的穿隧介电质20横向包围。

每个浮动栅极电极22可形成在相应的第一开口19内，此第一开口19从基板半导体层10的顶表面朝向基板半导体层10的背侧表面垂直延伸。每个穿隧介电质20可在相应的第一开口19的侧壁及底表面上形成。浮动栅极电极22的二维阵列可在具有第一导电类型掺杂的基板半导体层10内形成。浮动栅极电极22的二维阵列可为沿着第一水平方向hd1具有第一间距P1，且沿着第二水平方向hd2具有第二间距P2的周期阵列。穿隧介电质20的二维阵列可在基板半导体层10内形成。穿隧介电质20的二维阵列可为沿第一水平方向hd1具有第一间距P1，且沿第二水平方向hd2具有第二间距P2的周期阵列。

参看图5A及图5B，可涂布第二光阻层27在半导体基板8的顶表面上。可微影图案化第二光阻层27以形成从此层中穿过的开口阵列。第二光阻层27中的开口可位于包括穿隧介电质20及浮动栅极电极22的第一开口19的区域附近。在一个实施例中，可定位第二光阻层27中的开口以使得第二光阻层27中的每个开口沿着第一水平方向hd1横向偏离相应的一个第一开口19。在一个实施例中，在平面图中(即沿着半导体基板8的顶表面的垂直方向的俯视图中)，第二光阻层27中的每个开口的外围可与相应的一个第一开口19的外围重叠。第二光阻层27中的开口的图案可为二维周期图案，此图案沿着第一水平方向hd1具有第一间距P1，且沿着垂直于第一水平方向hd1的第二水平方向hd2具有第二间距P2。在此种实施例中，第二光阻层27中的开口的图案可为矩形二维周期阵列。在一个实施例中，第二光阻层27中的每个开口可具有侧壁覆盖并接触相应的一个穿隧介电质20的顶表面。

可执行各向异性蚀刻制程，以将第二光阻层27中的开口图案转移到基板半导体层10中。可在位于第二光阻层27中开口下方的基板半导体层10的区域中形成第二开口29。形成在基板半导体层10中的第二开口29亦称为抹除栅极开口。每个第二开口29可在相应的一个第一开口19附近形成。在一个实施例中，可选择各向异性蚀刻制程的化学性质，使得各向异性蚀刻制程选择性地蚀刻基板半导体层10的半导体材料而非穿隧介电质20的介电材料。因此，每个第二开口29的外侧壁可与相应的一个穿隧介电质20的外侧壁重合。

每个第二开口29的水平横截面形状可为矩形、圆角矩形(通过将矩形的四个角变圆而得到的形状)、圆形、椭圆形或任何其他具有或不具有直边的曲线二维形状。在一个实施例中，每个第二开口29的水平横截面形状可为大致矩形的。每个第二开口29沿着第一水平方向hd1的横向尺寸可在从20纳米到200纳米的范围内，如从40纳米到100纳米，但亦可使用更小及更大的横向尺寸。每个第二开口29沿着第二水平方向hd2的横向尺寸可在从20纳米到200纳米的范围内，如从40纳米到100纳米，但亦可使用更小及更大的横向尺寸。每个第二开口29的底表面可位于与包括基板半导体层10的顶表面的水平面距离第二深度d2处。第二深度d2可小于、大于或等于第一深度d1。第二深度d2可在从200纳米到200纳米的范围内，如从40纳米到100纳米，但亦可使用更小及更大的第二深度d2。在一个实施例中，第二深度d2可小于第一深度d1。第二光阻层27可随后例如通过灰化来移除。

参看图6A及图6B，可形成抹除栅极介电层30L在第二开口29的底表面和侧壁上以及基板半导体层10的顶表面上方。抹除栅极介电层30L可包括电荷载流子(如电子或电洞)可穿隧的抹除栅极介电材料。例如，抹除栅极介电层30L可包括ONO堆叠，即第一氧化硅层301、氮化硅层302及第二氧化硅层303的堆叠。例如，ONO堆叠的形成可通过沉积氧化硅材料(例如，通过正硅酸乙酯玻璃的热分解)或者基板半导体层10的实体曝露表面部分的热转换形成第一氧化硅层301、沉积氮化硅层302，及使用热氧化制程将氮化硅层302的表面部分转换成第二氧化硅层303。抹除栅极介电层30L的厚度可在2纳米至6纳米的范围内，但亦可使用更小或更大的厚度。在一个实施例中，抹除栅极介电层30L的水平部分及垂直部分可具有均匀的厚度。

可随后形成抹除栅极电极层32L在抹除栅极介电层30L上。抹除栅极电极层32L包括栅极电极材料。例如，抹除栅极电极层32L可包括经掺杂的半导体材料(如p型掺杂多晶硅或n型掺杂多晶硅)、金属氮化物材料(如氮化钛或氮化钽)及/或元素金属或金属间合金。其他合适的材料亦在本公开的设想范畴内。在说明性示例中，抹除栅极电极层32L包括经掺杂的多晶硅。可选择抹除栅极电极层32L的厚度，使得第二开口29的剩余体积可由抹除栅极电极层32L填充。可通过共形沉积制程沉积抹除栅极电极层32L，如化学气相沉积(chemicalvapor deposition，CVD)制程。

参看图7A及图7B，可执行平坦化制程以移除抹除栅极电极层32L及抹除栅极介电层30L的某些部分，此些部分位于包括基板半导体层10的顶表面的水平面上方。平坦化制程可使用化学机械平坦化(chemical mechanical planarization，CMP)制程及/或凹陷蚀刻制程。在一个实施例中，可执行化学机械平坦化制程来平坦化抹除栅极电极层32L及抹除栅极介电层30L。位于相应的第二开口29中的抹除栅极介电层30L的每个剩余部分包括抹除栅极介电质30。位于相应的第二开口29中的抹除栅极电极层32L的每个剩余部分包括抹除栅极电极32。可在每个第二开口29中形成抹除栅极介电质30及抹除栅极电极32。抹除栅极介电质30及抹除栅极电极32可具有位于水平面的顶表面，此水平面包括基板半导体层10的顶表面。每个抹除栅极电极32可形成在相应的抹除栅极介电质30内，并且可由抹除栅极介电质30横向包围。

每个抹除栅极电极32可形成在相应的第二开口29内，此第二开口29从基板半导体层10的顶表面朝向基板半导体层10的背侧表面垂直延伸。每个抹除栅极介电质30可在相应的第二开口29的侧壁及底表面上形成。抹除栅极电极32的二维阵列可在具有第一导电类型掺杂的基板半导体层10内形成。抹除栅极电极32的二维阵列可为沿着第一水平方向hd1具有第一间距P1，及沿着第二水平方向hd2具有第二间距P2的周期阵列。抹除栅极介电质30的二维阵列可形成在基板半导体层10内。抹除栅极介电质30的二维阵列可为沿着第一水平方向hd1具有第一间距P1，及沿着第二水平方向hd2具有第二间距P2的周期阵列。

浮动栅极电极22及抹除栅极电极32可在基板半导体层10内形成。在一个实施例中，每个抹除栅极电极32可沿着第一水平方向hd1与最接近的浮动栅极电极22横向间隔开。在一个实施例中，每个抹除栅极电极32可在沿着第一水平方向hd1与最接近的浮动栅极电极22横向隔开的位置形成，即横向偏移。在一个实施例中，每个抹除栅极电极32可通过穿隧介电质20的垂直部分及抹除栅极介电质30的垂直部分与最接近的浮动栅极电极22横向隔开。在此种实施例中，每个抹除栅极电极32及最接近的浮动栅极电极22之间的横向间距可为穿隧介电质20的厚度与抹除栅极介电质30的厚度的和。抹除栅极电极32的二维阵列可在基板半导体层10内形成，且可沿着第一水平方向hd1横向偏离浮动栅极电极22的二维阵列。每一对相邻的抹除栅极电极32及浮动栅极电极22之间的偏移方向在本案称为轴向方向(axial direction)。每组相邻的穿隧介电质20、浮动栅极电极22、抹除栅极介电质30及抹除栅极电极32可镜像对称于沿着轴向水平延伸的垂直平面。在绘示的示例中，轴向方向可为第一水平方向hd1。

参看图8A及图8B，可沉积控制栅极介电层40L在基板半导体层10的顶表面上方。控制栅极介电层40L可直接沉积在穿隧介电质20、浮动栅极电极22、抹除栅极介电质30及抹除栅极电极32的顶表面上。在一个实施例中，穿隧介电质20、浮动栅极电极22、抹除栅极介电质30及抹除栅极电极32的顶表面可与基板半导体层10的顶表面共面。控制栅极介电层40L包括厚度足够的控制栅极介电材料，足以防止操作期间电荷载流子的穿隧。例如，控制栅极介电层40L可包括ONO堆叠，即第一氧化硅层401、氮化硅层402及第二氧化硅层403的堆叠。例如，ONO堆叠的形成可通过沉积氧化硅材料(例如，通过正硅酸乙酯玻璃的热分解)或者热转换基板半导体层10、浮动栅极电极22及抹除栅极电极32的实体曝露表面部分来形成第一氧化硅层401、沉积氮化硅层402，及使用热氧化制程将氮化硅层402的表面部分转换成第二氧化硅层403。控制栅极介电层40L的厚度可在3纳米至12纳米的范围内，但亦可使用更小或更大的厚度。控制栅极介电层40L可形成为整体具有均匀厚度的平面材料层。

可随后在控制栅极介电层40L上形成控制栅极电极层42L。控制栅极电极层42L包括栅极电极材料。例如，控制栅极电极层42L可包括经掺杂的半导体材料(如p型掺杂多晶硅或n型掺杂多晶硅)、金属氮化物材料(如氮化钛或氮化钽)及/或元素金属或金属间合金。其他合适的材料亦在本公开的设想范畴内。在说明性示例中，控制栅极电极层42L包括经掺杂的多晶硅。控制栅极电极层42L的厚度可在从50纳米到300纳米的范围内，如从100纳米到200纳米，但亦可使用更小及更大的厚度。控制栅极电极层42L可通过诸如化学气相沉积(chemical vapor deposition，CVD)制程的共形沉积制程来沉积，或者可通过诸如物理气相沉积(physical vapor deposition，PVD)制程(既溅射)的非共形沉积制程来沉积。

参看图9A及图9B，可涂布第三光阻层47在控制栅极电极层42L上方，并且可经微影图案化以形成包括离散光阻剂材料部分的图案化光阻层。可在与浮动栅极电极22的二维阵列重叠的区域中形成第三光阻层47的光阻剂材料的图案化部分。在一个实施例中，每个浮动栅极电极22可完全由第三光阻层47的微影图案化部分覆盖。在一个实施例中，第三光阻层47的离散图案化部分的侧壁可在穿隧介电质20的顶表面的区域内形成。在一个实施例中，第三光阻层47的离散图案化部分可形成为光阻剂材料部分的周期二维阵列，此阵列具有沿着第一水平方向hd1的第一间距P1及沿着第二水平方向hd2的第二间距P2。

控制栅极介电层40L及控制栅极电极层42L是在平坦表面上所形成，不具有或具有最小的形貌变化。图案化第三光阻层47的微影图案化制程可形成焦平面位于第三光阻层47内的微影图像。由于第三光阻层47在图像形成时没有任何形貌变化，因此图案化第三光阻层47时可具有高图案保真度(fidelity)。

可执行各向异性蚀刻制程(如反应性离子蚀刻制程)，以将第三光阻层47中的图案转移穿过控制栅极电极层42L及控制栅极介电层40L。可使用图案化的第三光阻层47做为蚀刻遮罩来各向异性地蚀刻控制栅极电极层42L及控制栅极介电层40L。控制栅极电极层42L的图案化部分包括控制栅极电极42，而控制栅极介电层40L的图案化部分包括控制栅极介电质40。可在每个浮动栅极电极22上方形成控制栅极介电质40及控制栅极电极42的垂直堆叠。每个控制栅极介电质40可直接位于下层的浮动栅极电极22的顶表面上。因此，控制栅极介电质40可接触下层的浮动栅极电极22的整个顶表面，且可接触下层的穿隧介电质20的顶表面的内围。每个控制栅极电极42覆盖相应的下层的浮动栅极电极22，并通过控制栅极介电质40与相应的下层浮动栅极电极22垂直隔开。每个穿隧介电质20横向围绕相应的浮动栅极电极22，并接触相应的控制栅极介电质40的底表面。可形成控制栅极电极42的二维阵列，其可为沿着第一水平方向hd1具有第一间距P1且沿着第二水平方向hd2具有第二间距P2的周期二维阵列。第三光阻层47可随后例如通过灰化来移除。

参看图10A及图10B，可共形地沉积介电间隔件材料层在控制栅极电极42、控制栅极介电质40及半导体基板8中形成的各种结构的实体曝露表面上。介电间隔件材料层包括诸如氧化硅或氮化硅的介电材料。其他合适的材料亦在本公开的设想范畴内。介电间隔材料层的共形沉积可例如通过化学气相沉积制程，如低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)制程来实现。介电间隔件材料层的厚度可在从5纳米到80纳米的范围内，如从10纳米到40纳米，但亦可使用更小及更大的厚度。介电间隔件材料层的厚度小于每个抹除栅极介电质30沿着第一水平方向hd1的横向尺寸，使得在介电栅极间隔件形成之后可实体曝露每个抹除栅极电极32的顶表面。

可执行各向异性蚀刻制程来移除介电间隔件材料层的水平延伸部分。从控制栅极电极42的顶表面上方及从半导体基板8的顶表面上方移除介电间隔件材料层的水平延伸部分，其中从半导体基板8的顶表面移除的部分与控制栅极电极42横向间隔大于介电间隔件材料层厚度。横向围绕相应一个控制栅极电极42的介电间隔材料层的垂直延伸部分构成介电栅极间隔件46。每个介电栅极间隔件46可具有大致管状的构造，并且因此可在拓扑学上与圆环体同胚。每个介电栅极间隔件46的横向厚度可与介电间隔件材料层的厚度相同，因此可在从5纳米到80纳米的范围内，如从10纳米到40纳米，但亦可使用更小及更大的厚度。在形成介电栅极间隔件46之后，可实体曝露抹除栅极电极32及抹除栅极介电质30的顶表面。每个介电栅极间隔件46接触抹除栅极介电质30的垂直部分的顶表面。在一个实施例中，每个介电栅极间隔件46可接触下层的穿隧介电质20的顶表面的至少一部分及/或全部外围。在一个实施例中，每个介电栅极间隔件46可接触相应的控制栅极电极42的所有侧壁及相应的下层的穿隧介电质20的顶表面，穿隧介电质20可形成在基板半导体层10中并且横向围绕浮动栅极电极22。

参看图11A至图11E，通过执行至少一个遮罩离子布植制程，可在示例性结构的各个区域中形成各个主动区62、主动区66、源极区132、漏极区138。图11A至图11C绘示了其中形成快闪记忆体单元二维阵列的记忆体区域。图11D及图11E绘示了形成逻辑元件(如控制快闪记忆体单元操作的控制电路的场效应晶体管)于其中的逻辑区域。在图8A及图8B的制程步骤中，可在逻辑区域中形成逻辑栅极介电层来代替控制栅极介电层40L。例如在形成第二氧化硅层403之前从逻辑区域移除氮化硅层402及第一氧化硅层401。在形成第二氧化硅层403的同时，可在基板半导体层10的顶表面上的逻辑区域中形成氧化硅层。在记忆体阵列区域中形成控制栅极电极层42L的同时，可在逻辑区域中形成控制栅极电极层42L。逻辑区域中的控制栅极电极层42L及氧化硅层可图案化以形成栅极堆叠，每个栅极堆叠可包括栅极介电质140及栅极电极142。在形成介电栅极间隔件46的同时，可在每个栅极堆叠(包括栅极介电质140及栅极电极142)的周围形成栅极间隔件146。

在形成栅极间隔件146之前及/或之后，可将电子掺杂剂(例如p型掺杂剂或n型掺杂剂)布植到逻辑区中的基板半导体层10的未遮蔽部分中以形成源极区132及漏极区138。每个源极区132可包括源极延伸区132E及深源极区132D，且每个漏极区138可包括漏极延伸区138E及深漏极区138D。位于栅极堆叠(栅极介电质140及栅极电极142)下方并位于一对源极区132及漏极区138之间的基板半导体层10的每个表面部分构成半导体通道135。逻辑区域可包括p型场效应晶体管(即包括p型掺杂源极区、p型掺杂漏极区及n型掺杂通道区的场效应晶体管)及n型场效应晶体管(即包括n型掺杂源极区、n型掺杂漏极区及p型掺杂通道区的场效应晶体管)。

用于形成场效应晶体管的源极区132及漏极区138的遮罩离子布植制程的子集合可用于将第二导电类型的掺杂剂布植在记忆体阵列区域中的基板半导体层10的离散表面部分。第二导电类型与第一导电类型相反。例如，若第一导电类型是p型，则第二导电类型是n型，反之亦然。

布植在记忆体阵列区域的第二导电类型的掺杂剂可形成主动区62、主动区66。在快闪记忆体单元的操作期间，主动区62、主动区66可用作源极区或漏极区。主动区62、主动区66可包括轴向主动区62，此些轴向主动区62沿着轴向方向(如第一水平方向hd1)横向偏离最接近的一个浮动栅极电极22。此外，主动区62、主动区66可包括横向主动区66，此些横向主动区66沿着横向方向横向偏离最接近的一个浮动栅极电极22，此横向方向是垂直于轴向的水平方向。在说明性示例中，横向方向可为第二水平方向hd2。

在一个实施例中，可在一对穿隧介电质20之间形成每个横向主动区66，此对穿隧介电质20沿着诸如第二水平方向hd2的横向方向横向隔开。每个轴向主动区62可沿着轴向方向(诸如第一水平方向hd1)与最接近的浮动栅极电极22隔开。轴向主动区62可相对于最接近的浮动栅极电极22位于抹除栅极电极32的相对侧。横向主动区66可接触一对穿隧介电质20的侧壁。接触相应横向主动区66的穿隧介电质20的侧壁可平行于第一水平方向hd1。轴向主动区62可接触最接近的穿隧介电质20的侧壁。接触相应轴向主动区62的穿隧介电质20的侧壁可平行于第二水平方向hd2。轴向主动区62可接触相应的一个浅沟槽隔离结构12。

可在主动区62、主动区66与基板半导体层10之间的每个界面处形成p-n接面。轴向主动区62可形成为轴向主动区62的二维周期阵列，此阵列沿着第一水平方向hd1具有第一间距P1，且沿着第二水平方向hd2具有第二间距P2。横向主动区66可形成为横向主动区66的二维阵列，此阵列沿着第一水平方向hd1具有第一间距P1，并且沿着第二水平方向hd2具有第二间距P2。

可通过为每个快闪记忆体单元布植具有第二导电类型掺杂的掺杂剂而在基板半导体层10内形成一对主动区(如一对横向主动区66)。此对主动区可由位于其间的浮动栅极电极22横向隔开。例如，此对主动区形成在浮动栅极电极22的相对两侧上，且沿着垂直于第一水平方向hd1的第二水平方向hd2横向隔开。

在多个快闪记忆体单元可以二维阵列配置形成的实施例中，可由沿着第二水平方向hd2横向隔开的一对相邻快闪记忆体单元共用横向主动区66。在此种实施例中，可在基板半导体层10内形成主动区的二维阵列(如横向主动区66的二维阵列)。横向主动区66的二维阵列可具有第二导电类型的掺杂，且可沿着不同于第一水平方向hd1的第二水平方向hd2横向偏离于浮动栅极电极22的二维阵列。每个浮动栅极电极22可位于横向主动区66的二维阵列内相邻的一对横向主动区66之间。

在一个实施例中，每个介电栅极间隔件46可接触相应控制栅极电极42的所有侧壁、一对主动区(如一对横向主动区66)的每个顶表面，及在基板半导体层10内形成并横向围绕相应浮动栅极电极22的下方穿隧介电质20的顶表面。

参看图12A至图12C，可沉积平坦化介电层70在控制栅极电极42的二维阵列及半导体基板8上方。平坦化介电层70包括自平坦化介电材料或可通过平坦化制程平坦化的介电材料。例如，平坦化介电层70可包括可流动氧化物(flowable oxide，FOX)、未掺杂的硅酸盐玻璃或经掺杂的硅酸盐玻璃。在平坦化介电层70可平坦化的实施例中，可执行化学机械平坦化制程以形成覆盖控制栅极电极42的顶表面的水平顶表面。平坦化介电层70横向围绕并覆盖每个控制栅极电极42及介电栅极间隔件46。平坦化介电层70可接触每个抹除栅极电极32的顶表面。

可涂布光阻层(未绘示)在平坦化介电层70上，且可经微影图案化以在覆盖控制栅极电极42、抹除栅极电极32、轴向主动区62及横向主动区66的区域中形成开口。可执行各向异性蚀刻制程以将光阻层中的开口的图案转移穿过平坦化介电层70。可形成垂直延伸穿过平坦化介电层70的通孔腔。通孔腔包括延伸到控制栅极电极42中相应一者的控制栅极接触通孔腔，延伸到抹除栅极电极32中相应一者的抹除栅极接触通孔腔，延伸到轴向主动区62中相应一者的轴向接触通孔腔，及延伸到横向主动区66中相应一者的横向接触通孔腔。

可选地，可在控制栅极电极42、抹除栅极电极32、轴向主动区62及横向主动区66的实体曝露表面上形成金属半导体合金区域(未绘示)。与半导体材料形成金属半导体合金的金属材料可沉积在控制栅极电极42、抹除栅极电极32、轴向主动区62及横向主动区66的实体曝露的顶表面上，并可执行退火制程以诱发金属半导体合金材料的形成。在一个实施例中，金属半导体合金可包括金属硅化物。金属材料可包括例如钨、钛、钴、镍或其金属合金。其他合适的材料亦在本公开的设想范畴内。可使用选择性湿式蚀刻制程，相对于金属半导体合金而选择性地移除金属材料中未反应的部分。

可沉积至少一种金属材料在各种通孔腔的剩余体积中。至少一种金属材料可包括例如金属氮化物衬垫(如TiN、TaN或WN)及金属填充材料(如钨、铜、钴、钌或钼)。其他合适的材料亦在本公开的设想范畴内。可通过平坦化制程移除覆盖平坦化介电层70的顶表面的至少一种金属材料的多余部分，此平坦化制程可使用化学机械平坦化制程及/或凹陷蚀刻制程。各种通孔腔中的至少一种金属材料的剩余部分包括接触通孔结构84、接触通孔结构88、接触通孔结构82、接触通孔结构86。各种接触通孔结构包括接触控制栅极电极42中相应一者的顶表面的控制栅极接触通孔结构84、接触抹除栅极电极32中相应一者的顶表面的抹除栅极接触通孔结构88、接触轴向主动区62中相应一者的顶表面的轴向主动区接触通孔结构82，及接触横向主动区66中相应一者的顶表面的横向主动区接触通孔结构86。

每个快闪记忆体单元包括在平坦化介电层70内形成并接触控制栅极电极42的控制栅极接触通孔结构84、在平坦化介电层70内形成并接触一对主动区(如一对横向主动区66)的顶表面的一对主动区接触通孔结构(如一对横向主动区接触通孔结构86)，及在平坦化介电层70内形成并接触抹除栅极电极32的顶表面的抹除栅极接触通孔结构88。

在可形成快闪记忆体单元二维阵列的实施例中，可在相邻的一对快闪记忆体单元之间共用横向主动区66。在一个实施例中，快闪记忆体单元阵列包括单位快闪记忆体单元UC的二维周期阵列。单位快闪记忆体单元UC可在二维周期阵列内反复，阵列沿着第一水平方向hd1具有第一间距P1，且阵列沿着第二水平方向hd2具有第二间距P2。浮动栅极电极22的二维阵列、抹除栅极电极32的二维阵列、横向主动区66的二维阵列及控制栅极电极42的二维阵列中的每一者可沿着第一水平方向hd1具有相同的第一间距P1，且沿着第二水平方向hd2具有相同的第二间距P2。

二维周期阵列中的每个单位快闪记忆体单元UC包括浮动栅极电极22二维阵列中的一个浮动栅极电极22、抹除栅极电极32二维阵列中的一个抹除栅极电极32、主动区二维阵列(如横向主动区66)中的一个主动区(如横向主动区66)，及控制栅极电极42二维阵列中的一个控制栅极电极42。位于沿第二水平方向hd2横向隔开的一对浮动栅极电极22之间的每个主动区(如每个横向主动区66)可接触一对穿隧介电质20，此对穿隧介电质20接触此对浮动栅极电极22内的相应浮动栅极电极22。

快闪记忆体单元阵列内的每个浮动栅极电极22可位于相应的第一开口19内，第一开口19从基板半导体层10的顶表面朝向基板半导体层10的背侧表面垂直延伸，且快闪记忆体单元阵列内的每个抹除栅极电极32可位于相应的第二开口29内，第二开口29从基板半导体层10的顶表面朝向基板半导体层10的背侧表面垂直延伸。

根据本公开的各种实施例，提供了一种快闪记忆体装置，包括在具有第一导电类型掺杂的基板半导体层10内形成的浮动栅极电极22、在基板半导体层10内形成且由浮动栅极电极22横向隔开的具有第二导电类型掺杂的一对主动区(如一对横向主动区66)、在基板半导体层10内形成且横向偏离(例如沿着第一水平方向hd1)浮动栅极电极22的抹除栅极电极32，及覆盖浮动栅极电极22的控制栅极电极42。

根据本公开的各种实施例，提供了一种快闪记忆体单元阵列，包括可在具有第一导电类型掺杂的基板半导体层10内形成的浮动栅极电极22的二维阵列、可在基板半导体层10内形成且沿着第一水平方向hd1横向偏离浮动栅极电极22二维阵列的抹除栅极电极32的二维阵列、可在基板半导体层10内形成且沿着不同于第一水平方向hd1的第二水平方向hd2横向偏离浮动栅极电极22二维阵列的具有第二导电类型掺杂的主动区(如横向主动区66)的二维阵列，及覆盖浮动栅极电极22中相应一者的控制栅极电极42的二维阵列，其中每个浮动栅极电极22位于主动区二维阵列内的一对相邻主动区之间。

参看图13，此流程图绘示了用于形成本公开的示例性结构的步骤。参看步骤1810，可在具有第一导电类型掺杂的基板半导体层10中形成第一开口19。参看步骤1820，可在第一开口19中形成穿隧介电质20及浮动栅极电极22。参看步骤1830，可在基板半导体层10中形成邻近第一开口19的第二开口29。参看步骤1840，可在第二开口29中形成抹除栅极介电质30及抹除栅极电极32。参看步骤1850，可在浮动栅极电极22上形成控制栅极介电质40及控制栅极电极42。参看步骤1860，通过布植具有第二导电类型掺杂的掺杂剂，可在基板半导体层10内形成一对主动区(如一对横向主动区66)，其中此对主动区由浮动栅极电极22横向隔开。

可通过在邻近浮动栅极电极22的一对主动区上提供电偏压来对每个快闪记忆体单元进行程序化(programmed)。例如，与浮动栅极电极22相邻的一对横向主动区66可施加电偏压以在其间提供电位差，且覆盖浮动栅极电极22的控制栅极电极42可施加电偏压以诱导电荷载流子(如电子)从位于浮动栅极电极22下方的基板半导体层10的通道部分穿隧、经过穿隧介电质20并进入浮动栅极电极22。或者，可使用一对轴向主动区62及横向主动区66以在其间提供电位差，同时向控制栅极电极42施加程序化电压以诱导电荷载流子穿隧到浮动栅极电极22中。

可通过施加电偏压在邻近浮动栅极电极22的一对横向主动区66，以在其间提供电位差，并通过向覆盖浮动栅极电极22的控制栅极电极42施加感测电压，来感测每个快闪记忆体单元。感测电压的大小小于程序化电压，且不足以将电荷载流子(如电子)穿隧到浮动栅极电极22中。浮动栅极电极22中的电荷量控制流经浮动栅极电极22下方的基板半导体层10的通道部分的电流大小。因此，可由感测操作来确定快闪记忆体单元的状态，其状态在由浮动栅极电极22中捕获的电荷量所表示。或者，一对的轴向主动区62及横向主动区66可用于为感测操作提供电位差，同时施加(强度小于程序化电压的)感测电压到控制栅极电极42，以量测流经浮动栅极电极22下方的基板半导体层10的通道部分的电流大小。

可通过施加电偏压到抹除栅极电极32来抹除每个快闪记忆体单元。例如，若在浮动栅极电极22中捕获电子，则可向抹除栅极电极32施加较大正偏压，以诱导电子从浮动栅极电极22穿隧到抹除栅极电极32中。可施加负偏压到控制栅极电极42，以协助电子从浮动栅极电极22穿隧到抹除栅极电极32中。

本公开的各种结构及方法可用于提供一种快闪记忆体装置，其中每个浮动栅极电极22及每个抹除栅极电极32埋藏在基板半导体层10内，并位于包括基板半导体层10的平坦顶表面的水平面下方。在程序化操作期间，可使用穿隧介电质20的垂直部分及穿隧介电质20的水平底部来使电荷载流子穿隧到浮动栅极电极22中，其中垂直部分沿着第一水平方向hd1横向延伸。在抹除操作期间，可使用沿第二水平方向hd2横向延伸的穿隧介电质20的另一不同垂直部分来使电荷载流子穿隧离开浮动栅极电极22。因此，可延长穿隧介电质20的寿命，且可在更多的程序化及抹除操作下操作快闪记忆体装置。

根据本公开的实施例，提供一种快闪记忆体装置，包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极、在基板半导体层内形成并且与浮动栅极电极横向隔开的具有第二导电类型掺杂的一对主动区、在基板半导体层内形成并且与浮动栅极电极横向偏离的抹除栅极电极，以及覆盖浮动栅极电极的控制栅极电极。

在一些实施例中，浮动栅极电极的顶表面位于包括基板半导体层的顶表面的水平面。在一些实施例中，抹除栅极电极的顶表面位于包括基板半导体层的顶表面的水平面。在一些实施例中，浮动栅极电极位于第一开口内，第一开口从基板半导体层的顶表面朝向基板半导体层的背侧表面垂直延伸，且穿隧介电质位于第一开口的侧壁及底表面上。在一些实施例中，抹除栅极电极位于第二开口内，第二开口从基板半导体层的顶表面朝向基板半导体层的背侧表面垂直延伸，且抹除栅极介电质位于第二开口的侧壁及底表面上。在一些实施例中，抹除栅极电极通过穿隧介电质的垂直部分及抹除栅极介电质的垂直部分而与浮动栅极电极横向隔开。在一些实施例中，第一开口的底表面位于与包括基板半导体层的顶表面的水平面距离第一深度处，第二开口的底表面位于与包括基板半导体层的顶表面的水平面距离第二深度处，且第二深度不同于第一深度。在一些实施例中，快闪记忆体装置进一步包括控制栅极介电质位于浮动栅极电极的顶表面上，以及穿隧介电质横向围绕浮动栅极电极并接触控制栅极介电质的底表面。在一些实施例中，抹除栅极电极沿着第一水平方向与浮动栅极电极横向隔开，且一对主动区沿着垂直于第一水平方向的第二水平方向彼此横向隔开。在一些实施例中，快闪记忆体装置进一步包括介电栅极间隔件接触控制栅极电极的所有侧壁、一对主动区的每个顶表面和在基板半导体层中形成并横向围绕浮动栅极电极的穿隧介电质的顶表面，以及平坦化介电层横向包围并覆盖控制栅极电极、介电栅极间隔件并接触抹除栅极电极的顶表面。在一些实施例中，快闪记忆体装置进一步包括控制栅极接触通孔结构在平坦化介电层中形成并接触控制栅极电极、一对主动区接触通孔结构在平坦化介电层中形成并接触一对主动区的顶表面，以及抹除栅极接触通孔结构在平坦化介电层中形成并接触抹除栅极电极的顶表面。

根据本公开的实施例，提供一种快闪记忆体单元阵列，包括在具有第一导电类型掺杂的基板半导体层内形成的浮动栅极电极二维阵列、在基板半导体层内形成并沿着第一水平方向与浮动栅极电极二维阵列横向偏离的抹除栅极电极二维阵列、在基板半导体层内形成并且沿着不同于第一水平方向的第二水平方向与浮动栅极电极二维阵列横向偏离的具有第二导电类型掺杂的主动区二维阵列，以及覆盖浮动栅极电极二维阵列中相应一者的控制栅极电极二维阵列，其中每个浮动栅极电极位于主动区二维阵列内的一对相邻主动区之间。

在一些实施例中，浮动栅极电极二维阵列、抹除栅极电极二维阵列、主动区二维阵列及控制栅极电极二维阵列中的每一者沿着第一水平方向具有相同的第一间距，且沿着第二水平方向具有相同的第二间距。在一些实施例中，快闪记忆体单元阵列包括单位快闪记忆体单元二维周期阵列，单位快闪记忆体单元二维周期阵列中的每个单位快闪记忆体单元包括浮动栅极电极二维阵列中的浮动栅极电极、抹除栅极电极二维阵列中的抹除栅极电极、主动区二维阵列中的主动区及控制栅极电极二维阵列中的控制栅极电极，且位于沿第二水平方向横向隔开的一对浮动栅极电极之间的每个主动区皆接触一对穿隧介电质，此对穿隧介电质接触此对浮动栅极电极内的相应浮动栅极电极。在一些实施例中，快闪记忆体单元阵列内的每个浮动栅极电极位于相应的第一开口内，第一开口从基板半导体层的顶表面朝向基板半导体层的背侧表面垂直延伸，并且快闪记忆体单元阵列内的每个抹除栅极电极位于相应的第二开口内，第二开口从基板半导体层的顶表面朝向基板半导体层的背侧表面垂直延伸。

根据本公开的实施例，提供一种形成快闪记忆体装置的方法，包括在具有第一导电类型掺杂的基板半导体层中形成第一开口、在第一开口中形成穿隧介电质及浮动栅极电极、在基板半导体层中形成邻近第一开口的第二开口、在第二开口中形成抹除栅极介电质及抹除栅极电极、在浮动栅极电极上方形成控制栅极介电质及控制栅极电极，以及通过布植具有第二导电类型掺杂的掺杂剂，在基板半导体层内形成一对主动区，其中此对主动区由浮动栅极电极横向隔开。

在一些实施例中，方法进一步包括在第一开口的底表面及侧壁上及基板半导体层的顶表面上方沉积穿隧介电层、在穿隧介电层上沉积浮动栅极电极层，以及从包括基板半导体层的顶表面的水平面上方移除部分的浮动栅极电极层及穿隧介电层，其中浮动栅极电极层的剩余部分包括浮动栅极电极，并且穿隧介电层的剩余部分包括穿隧介电质。在一些实施例中，方法进一步包括在第二开口的底表面及侧壁上及基板半导体层的顶表面上方沉积抹除栅极介电层、在抹除栅极介电层上沉积抹除栅极电极层，以及从包括基板半导体层的顶表面的水平面上方移除部分的抹除栅极电极层及抹除栅极介电层，其中抹除栅极电极层的剩余部分包括抹除栅极电极，并且抹除栅极介电层的剩余部分包括抹除栅极介电质。在一些实施例中，方法进一步包括在浮动栅极电极、抹除栅极电极及基板半导体层上沉积控制栅极介电层、在控制栅极介电层上沉积控制栅极电极层、用图案化光阻层遮掩控制栅极电极层的一部分，此部分覆盖浮动栅极电极，以及使用图案化光阻层做为蚀刻遮罩，各向异性地蚀刻控制栅极电极层及控制栅极介电层，其中控制栅极电极层的图案化部分包括控制栅极电极，并且控制栅极介电层的图案化部分包括控制栅极介电质。在一些实施例中，抹除栅极电极形成在沿着第一水平方向与浮动栅极电极横向隔开的位置，并且一对主动区形成在浮动栅极电极的相对侧上，并且沿着垂直于第一水平方向的第二水平方向横向隔开。

前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开做为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。