驱动IPM的电路及其方法、IPM

技术领域

本申请涉及电路技术领域，尤其涉及一种驱动IPM的电路及其方法、IPM。

背景技术

随着变频空调器市场的日益扩大和变频技术的日趋成熟,IPM模块在变频家电中的应用也越来越广泛,智能功率模块(Intelligent Power Module，IPM)不仅把功率开关器件和驱动电路集成在一起，而且其内部还集成有过电压，过电流和过热等故障检测电路，并可将检测信号送到CPU。它由高速低功耗的管芯和优化的门极驱动电路以及快速保护电路构成。IPM一般使用绝缘栅双极晶体管(Insulate-Gate Bipolar Transistor，IGBT)作为功率开关元件，内部集成电流传感器及驱动电路的集成结构。IPM以其高可靠性，使用方便赢得越来越大的市场，尤其适合于驱动电机的变频器和各种逆变电源，是变频调速，冶金机械，电力牵引，伺服驱动，变频家电的一种非常理想的电力电子器件。但是IPM模块的价格昂贵，并且当控制器件失效时，又很容易导致IPM损坏，空调风机、压缩机等报故障停机。当芯片程序烧写错误或上电芯片复位时常常面临IGBT上下桥壁导通而导致IPM烧毁的现象。

发明内容

本申请提供了一种驱动IPM的电路及其方法、IPM，以解决现有技术中芯片程序烧写错误或上电芯片复位时常常面临IGBT上下桥壁导通而导致IPM烧毁的问题。

第一方面，本申请提供了一种驱动智能功率模块IPM的电路，包括：控制芯片和逻辑门电路；其中，所述逻辑门电路包括异或门电路、第一与门电路、第二与门电路、第三与门电路、第四与门电路、第一非门电路和第二非门电路；所述控制芯片的第一输出端和第二输出端分别与所述异或门电路的两个输入端连接，所述控制芯片的第一输出端和与所述异或门电路的输出端分别与所述第一与门电路的两个输入端连接，所述控制芯片的第二输出端和与所述异或门电路的输出端分别与所述第二与门电路的两个输入端连接；所述第一与门电路的输出端与所述第一非门电路的输入端连接，所述第二与门电路的输出端与所述第二非门电路的输入端连接，所述第一与门电路的输出端和所述第一非门的输出端分别与所述第三与门电路的两个输出端连接，所述第二与门电路的输出端和所述第二非门的输出端分别与所述第四与门电路的两个输出端连接；所述第三与门电路的输出端与所述IPM中目标相的一个输入端连接，所述第四与门电路的输出端与所述目标相的另一个输入端连接，所述IPM包括三相桥式逆变电路，所述目标相为三相中的任一相。

第二方面，本申请提供了一种基于第一方面所述电路的驱动方法，包括：从所述控制芯片输出一组控制信号，其中，所述一组控制信号包括第一控制信号和第二控制信号；将所述第一控制信号和所述第二控制信号输入所述异或门电路之后得到第三控制信号；将所述第一控制信号和所述第三控制信号输入所述第一与门电路得到第四控制信号；将所述第二控制信号和所述第三控制信号输入所述第二与门电路得到第五控制信号；将所述第四控制信号输入第一非门电路得到第六控制信号，并将所述第六控制信号与所述第四控制信号输入所述第三与门电路得到第一驱动信号；将所述第五控制信号输入第二非门电路得到第七控制信号，并将所述第七控制信号与所述第五控制信号输入所述第四与门电路得到第二驱动信号；其中，所述第一驱动信号和所述第二驱动信号为互补信号，且为所述IPM的输入信号。

第三方面，本申请提供了一种IPM，包括第一方面中所述的电路。

本申请实施例提供的上述技术方案与现有技术相比具有如下优点：结合图2可知，由于U1为异或门电路，U2和U3为与门电路，U4和U5为非门电路，U6和U7为与门电路，从控制芯片发出的一组PWM信号Uh、Ul先经过异或门(U1)输出一路信号，输出的信号再和原始两路信号分别相与(U2/U3)，得到新的一组信号UHo/ULo。由逻辑门电路的逻辑关系可知，同相上下管经处理后的驱动信号UHo/ULo必然不会存在同时为1，即U相上下管同时导通的情况，可见，即使当控制芯片出现控制异常情况时发出1/1的两路信号后，也不会导致逆变电路中U相的上下桥壁的IGBT同时导通而发生直通短路。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为本申请实施例提供的一种逆变电路的示意图；

图2为本申请实施例提供的驱动IPM的电路的示意图；

图3为本申请实施例提供的结合延时电路后驱动IPM的电路示意图；

图4为本申请实施例提供的结合延时电路示意图；

图5为本申请实施例提供的基于驱动IPM的电路的方法的流程图；

图6为本申请实施例提供的驱动信号波形示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。

现有技术中IPM中的逆变电路如图1所示，由6个IGBT组成的变频控制器三相桥式逆变电路，6路PWM(Pulse width modulation，脉冲宽度调制)信号分别用于驱动G1-G6开关管。其中，U相的上下管为G1和G2，V相的上下管为G3和G4，W相的上下管为G5和G6。

图2为本申请实施例提供的一种驱动智能功率模块IPM的电路示意图，如图2所示，包括：控制芯片和逻辑门电路；其中，逻辑门电路包括异或门电路(U1)、第一与门电路(U2)、第二与门电路(U3)、第三与门电路(U6)、第四与门电路(U7)、第一非门电路(U4)和第二非门电路(U5)；

控制芯片的第一输出端和第二输出端分别与异或门电路的两个输入端连接，控制芯片的第一输出端和与异或门电路的输出端分别与第一与门电路的两个输入端连接，控制芯片的第二输出端和与异或门电路的输出端分别与第二与门电路的两个输入端连接；

第一与门电路的输出端与第一非门电路的输入端连接，第二与门电路的输出端与第二非门电路的输入端连接，第一与门电路的输出端和第一非门的输出端分别与第三与门电路的两个输出端连接，第二与门电路的输出端和第二非门的输出端分别与第四与门电路的两个输出端连接；

第三与门电路的输出端与IPM中目标相的一个输入端连接，第四与门电路的输出端与目标相的另一个输入端连接，IPM包括三相桥式逆变电路，目标相为三相中的任一相。

在具体示例中以图1中的U相为例，结合图2可知，Uh、Ul分别为控制芯片输出的驱动信号；PWM1/PWM2分别为U相的上下管的驱动信号。由于U1为异或门电路，U2和U3为与门电路，U4和U5为非门电路，U6和U7为与门电路，从控制芯片发出的一组PWM信号Uh、Ul先经过异或门(U1)输出一路信号，输出的信号再和原始两路信号分别相与(U2/U3)，得到新的一组信号UHo/ULo。由逻辑门电路的逻辑关系可知，同相上下管经处理后的驱动信号UHo/ULo必然不会存在同时为1，即U相上下管同时导通的情况，可见，即使当控制芯片出现控制异常情况时发出1/1的两路信号后，也不会导致逆变电路中U相的上下桥壁的IGBT同时导通而发生直通短路。对于逆变电路中的其他相也是类似的处理方式。

在本申请实施例的可选实施方式中，本申请实施例中的电路还可以包括两个死区延时电路，一个死区延时电路包括第一目标计时器，另一个死区延时电路包括第二目标计时器；

其中，第一非门电路的输出端与第一目标计时器的信号引脚(TRIG)连接，第一目标计时器的输出引脚与第三与门电路的输入端连接；第二非门电路的输出端与第二目标计时器的信号引脚(TRIG)连接，第二目标计时器的输出引脚与第四与门电路的输入端连接。

在具体示例中，以图1中的U相为例，则如图3所示，UHO/ULO及PWM_H/PWM_L分别为U相上下管对应的延时电路输入信号和输出信号。即第一非门电路的输出的UHO输入第一目标计时器的信号引脚，且第一目标计时器的输出的PWM_H输入第三与门电路的输入端。以及第二非门电路的输出的ULO输入第二目标计时器的信号引脚，且第二目标计时器的输出的PWM_L输入第四与门电路的输入端。

进一步地，两个死区延时电路还均包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第一电容(C1)、第二电容(C2)、第三电容(C3)和三极管(Q1)；

其中，第一电阻的一端分别与计时器的重置引脚(RESET)和第四电阻的一端连接，第一电阻的另一端与第一电容的一端连接，第一电容的另一端与第三电容的一端连接，第三电容的另一端与第三与门电路或第四与门电路的输入端连接；

第四电阻的另一端与三极管的集电极连接，三极管的发射极与第一电容和第三电容的公共端连接，三极管的基极与第二电阻的一端连接，第二电阻的另一端与计时器的输出引脚(OUT)连接；

第五电阻的一端与三极管的集电极连接，第五电阻的另一端与第三与门电路或第四与门电路的输入端连接；第三电阻的一端与三极管的基极连接，第三电阻的另一端与第一电容和第三电容的公共端连接；

第二电阻一端与计时器的控制引脚(CONT)连接，第二电阻的另一端接地；计时器的阈值引脚(THRES)和放电引脚(DISCH)分别与第一电阻和第一电容的公共端连接。

需要说明的是，本申请实施例中的第一目标计时器和第二目标计时器均为555计时器。此外，本申请实施例中的三极管为NPN型三极管。在具体示例中，本申请实施例中两个死区延时电路如图4所示，555定时器外加一个RC积分电路作为延时网络，构成的单稳态触发器，单稳态触发器有两个状态，为稳态和暂稳态。在外加冲激下，触发器由稳态变为暂稳态，并在暂稳态保持一定时间后恢复稳态。其中，555定时器的2脚为输入信号，由上述逻辑门电路输出的UHO/ULO接入，UHO/ULO经由U相上下管一组互补的UHo/ULo取反(U4/U5)后输出，555定时器输出3脚OUT信号，然后通过一个NPN型三极管Q1组成的驱动网络，最终得到延时电路的输出PWM_H/PWM_L。

进一步地，在UHo/ULo在闲时为低电平，且UHo/Ulo经过非门电路之后得到的UHO/ULO为高电平，此时3脚输出OUT为低电平，Q1处于关断状态，所以PWM_H/PWM_L为高电平。

在当UHo/ULo为高电平，且UHo/Ulo经过非门电路之后UHO/ULO为低电平，在该信号的作用下，555定时触发器由稳态变为暂稳态，此时3脚输出OUT为高电平，并将在该暂稳态保持一定时间T后恢复稳态。在此期间Q1处于导通状态，PWM_H/PWM_L为低电平。其中，暂稳态脉冲的时间宽度T由RC网络决定，T＝1.1RC。在具体实际应用中可根据需求设置R和C。

下面结合上述电路对本申请实施例中的驱动方法进行说明，如图5所示，该方法的步骤包括：

步骤501，从控制芯片输出一组控制信号，其中，一组控制信号包括第一控制信号和第二控制信号；

步骤502，将第一控制信号和第二控制信号输入异或门电路之后得到第三控制信号；

步骤503，将第一控制信号和第三控制信号输入第一与门电路得到第四控制信号；

步骤504，将第二控制信号和第三控制信号输入第二与门电路得到第五控制信号；

步骤505，将第四控制信号输入第一非门电路得到第六控制信号，并将第六控制信号与第四控制信号输入第三与门电路得到第一驱动信号；

步骤506，将第五控制信号输入第二非门电路得到第七控制信号，并将第七控制信号与第五控制信号输入第四与门电路得到第二驱动信号；

其中，第一驱动信号和第二驱动信号为互补信号，且为IPM的输入信号。

结合上述图2可知，第一控制信号为Uh，第二控制信号为Ul，则从控制芯片发出的一组PWM信号(Uh和Ul)先经过异或门电路(U1)输出一路信号，输出的信号(第三控制信号)再和原始两路信号(Uh和Ul)分别相与(U2/U3)，得到新的一组信号UHo(第四控制信号)/Ulo(第五控制信号)。由逻辑门电路的逻辑关系可知，同相上下管经处理后的驱动信号UHo/ULo必然不会存在同时为1也即同时导通的情况。

在本申请实施例的可选实施方式中，在驱动智能功率模块IPM的电路包括两个死区延时电路的情况下，本申请实施例的方法还可以包括：

步骤507，在第四控制信号或第五控制信号为高电平的情况下，将第四控制信号输入第一非门电路得到高电平的第六控制信号，或将第五控制信号输入第二非门电路得到高电平的第七控制信号；

步骤508，在第六控制信号或第七控制信号为高电平的情况下，驱动第一计时器或第二计时器的输出引脚为高电平；

步骤509，基于输出引脚为低电平，驱动三极管处于关断状态以使计时器进入稳态。

步骤510，在第四控制信号或第五控制信号为低电平的情况下，将第四控制信号输入第一非门电路得到低电平的第六控制信号，或将第五控制信号输入第二非门电路得到低电平的第七控制信号；

步骤512，在第六控制信号或第七控制信号为低电平的情况下，驱动第一计时器或第二计时器的输出引脚为低电平；

步骤513，基于输出引脚为低电平，驱动三极管处于导通状态以使计时器进入暂稳态，其中，暂稳态在维持预设时长后恢复为稳态。

对此，在具体示例中，本申请实施例中两个死区延时电路如图4所示，555定时器的2脚为输入信号，由上述逻辑门电路输出的UHO/ULO接入，UHO/ULO经由U相上下管一组互补的UHo/ULo取反(U4/5)后输出，555定时器输出3脚OUT信号，然后通过一个NPN型三极管Q1组成的驱动网络，最终得到延时电路的输出PWM_H(第一计时器的输出信号)/PWM_L(第二计时器的输出信号)。

进一步地，在UHo(第四控制信号)/Ulo(第五控制信号)在闲时为低电平，且UHo/Ulo经过非门电路之后得到的UHO(第六控制信号)/ULO(第七控制信号)为高电平，此时3脚输出OUT为低电平，Q1处于关断状态，所以PWM_H/PWM_L为高电平。

在当UHo(第四控制信号)/ULo(第五控制信号)为高电平，且UHo/Ulo经过非门电路之后UHO(第六控制信号)/ULO(第七控制信号)为低电平，在该信号的作用下，555定时触发器由稳态变为暂稳态，此时3脚输出信号为高电平，并将在该暂稳态保持一定时间T后恢复稳态。在此期间Q1处于导通状态，PWM_H(第一计时器的输出信号)/PWM_L(第二计时器的输出信号)为低电平。

基于上述控制芯片发出的PWM信号，本申请实施例中不同驱动信号波形图如图6所示，对比实际给到IGBT的驱动信号PWM1/PWM2和芯片原始发出的驱动信号Uh、Ul，实现了上下管信号互补，同时在驱动信号的上升沿延时一定时间导通，精准保证了死区时间。

由此可见，在本申请实施例中通过上述逻辑门电路，可使控制芯片仅控制3组逆变桥的3路PWM，加上非门自动输出另外3路PWM，即可实现完整功能，节省了芯片资源，降低成本。同时，可满足双倍电机驱动的资源需求。另外，通过本申请实施例中的逻辑门电路加精准死区延时电路，首先通过逻辑门电路输出一组互补的驱动信号，避免控制芯片控制失效导致上下管同时输出高电平导致短路的问题，此外基于555定时器设计的延时电路，具备良好地数字信号完整性，同时可根据需求设计选取R和C，有效保证延时的精准度。通过硬件电路的加强保护，整个电机控制系统更加可靠稳定。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

应理解的是，文中使用的术语仅出于描述特定示例实施方式的目的，而无意于进行限制。除非上下文另外明确地指出，否则如文中使用的单数形式“一”、“一个”以及“所述”也可以表示包括复数形式。术语“包括”、“包含”、“含有”以及“具有”是包含性的，并且因此指明所陈述的特征、步骤、操作、元件和/或部件的存在，但并不排除存在或者添加一个或多个其它特征、步骤、操作、元件、部件、和/或它们的组合。文中描述的方法步骤、过程、以及操作不解释为必须要求它们以所描述或说明的特定顺序执行，除非明确指出执行顺序。还应当理解，可以使用另外或者替代的步骤。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。