编码方法和编码器、译码方法和译码器、通信系统

技术领域

本公开涉及通信技术领域，特别涉及一种编码方法和编码器、译码方法和译码器、通信系统。

背景技术

在极化码的SCL(Successive Cancellation List，列表连续删除)译码方案中，将极化码拆分为等长的多个子段，各子段独立进行SCL译码，然后对各子段译码结果(设为a比特空间)进行变换处理以得到极化码的译码结果(设为v比特空间)。

发明内容

发明人注意到，由于传统校验码处于v比特空间，而SCL译码器输出比特处于a比特空间，处于v比特空间的校验码不能用于处于a比特空间的SCL译码的校验，当a子段数量较大时，导致对各a子段译码结果联合处理的复杂性非常高。

据此，本公开提出一种编译码方案，能够有效缩短译码时延，降低译码复杂性。

根据本公开实施例的第一方面，提供一种编码方法，包括：利用由源信息比特、冻结比特和空比特组成的长度为N的初始比特序列生成校验码信息比特；利用所述源信息比特、所述校验码信息比特和所述冻结比特生成长度为N的待编码比特序列；将所述待编码比特序列进行编码处理，以生成编码比特序列并进行传输。

在一些实施例中，所述利用由源信息比特、冻结比特和空比特组成的长度为N的初始比特序列生成校验码信息比特包括：将所述长度为N 的初始比特序列划分为长度为n的m个w子段，其中N、m和n均为2的整次幂，每个所述w子段中包括源信息比特、冻结比特和空比特；将所述m个w子段进行子段变换处理，以生成长度为n的m个b子段；将所述m个b子段按预定顺序拼接为K个B子段，其中每个B子段中包括至少一个b子段，1≤K≤m；对所述每个B子段执行校验码生成运算得到对应的校验码；将K个校验码进行子段变换处理，得到校验码信息比特。

在一些实施例中，所述冻结比特位于冻结位，所述冻结比特的比特值为预先设定的固定值。

在一些实施例中，所述固定值为0。

在一些实施例中，每个所述w子段中包括的所述源信息比特和空比特位于信息位，其中每个所述w子段中包括的所述空比特具有相同的数量和位置。

在一些实施例中，每个所述b子段包括由至少一个所述源信息比特和所述冻结比特变换得到的混合比特、仅由所述冻结比特变换得到的恒 0比特、仅由所述空比特变换得到的空比特。

在一些实施例中，对所述每个B子段执行校验码生成运算得到对应的校验码包括：对所述每个B子段中的所述混合比特执行校验码生成运算，以生成对应的校验码，其中组成所述校验码的比特位于所述每个B 子段包括的所述b子段的预定位置上。

在一些实施例中，所述编码处理为极化编码处理。

根据本公开实施例的第二方面，提供一种编码器，包括：存储器，被配置为存储指令；处理器，耦合到存储器，处理器被配置为基于存储器存储的指令执行实现如上述任一实施例所述的方法。

根据本公开实施例的第三方面，提供一种译码方法，包括：将接收到的长度为N的待译码比特序列进行译码处理以得到译码结果；利用所述译码结果中的校验码对译码结果进行校验以得到译码比特序列。

在一些实施例中，所述将接收到的长度为N的待译码比特序列进行译码处理以得到译码结果包括：将接收到的长度为N的待译码比特序列分为长度为n的m个待译码子段，其中N、m和n均为2的整次幂；独立地对所述m个待译码子段进行译码处理，以得到m个a子段；所述利用所述译码结果中的校验码对译码结果进行校验以得到译码比特序列包括：利用m个a子段中的校验码进行校验以得到m个a子段的校验结果；将m个a子段的校验结果进行子段变换，以得到m个v 子段；对m个v子段进行合并，以得到译码比特序列。

在一些实施例中，所述利用m个a子段中的校验码进行校验包括：将所述m个a子段进行分组，其中每一组中包括p个a子段，1≤p≤m；若第k组中的a子段数p大于1，则将所述p个a子段拼接为一个A子段，所述A子段的长度为pn，n为所述a子段的长度，1≤k≤，K为分组总数；利用所述A子段中的校验码对所述A子段进行校验，以便得到第k组的校验结果。

在一些实施例中，将所述p个a子段拼接为一个A子段包括：取参数j＝1；将第j个a子段中的L条备选路径和第j+1个a子段中的 L条备选路径进行组合，以得到L

在一些实施例中，将第j个a子段中的L条备选路径和第j+1个 a子段中的L条备选路径进行组合包括：按照逐个拼接的串行拼接方式、分组后各组同时拼接的并行拼接方式，或者串行和并行混合的拼接方式，将第j个a子段中的L条备选路径和第j+1个a子段中的L条备选路径进行组合。

在一些实施例中，若第k组中仅包括1个a子段，则直接利用所述 a子段中的校验码对所述a子段进行校验，以便得到第k组的校验结果。

在一些实施例中，对所述a子段进行校验包括：如果有通过校验的备选路径，则将通过校验的备选路径中出现概率最大的备选路径作为第k组的校验结果；如果没有通过校验的备选路径，则将出现概率最大的备选路径作为第k组的校验结果。

根据本公开实施例的第四方面，提供一种译码器，包括：存储器，被配置为存储指令；处理器，耦合到存储器，处理器被配置为基于存储器存储的指令执行实现如上述任一实施例所述的方法。

根据本公开实施例的第五方面，提供一种通信系统，包括：如上述任一实施例所述的编码器；如上述任一实施例所述的译码器。

根据本公开实施例的第六方面，提供一种计算机可读存储介质，其中，计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如上述任一实施例所述的方法。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1为本公开一个实施例的编码方法的流程示意图；

图2为本公开另一个实施例的编码方法的流程示意图；

图3为本公开一个实施例的编码器的结构示意图；

图4为本公开一个实施例的译码方法的流程示意图；

图5为本公开一个实施例的译码器的结构示意图；

图6为本公开一个实施例的通信系统的结构示意图。

应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分和数值应被解释为仅仅是示例性的，而不是作为限制。

本公开中使用的“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。

本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

图1为本公开一个实施例的编码方法的流程示意图。在一些实施例中，下列的编码方法由编码装置执行。

在步骤101，利用由源信息比特、冻结比特和空比特组成的长度为 N的初始比特序列生成校验码信息比特。

在一些实施例中，冻结比特位于冻结位，冻结比特的比特值为预先设定的固定值。

例如，固定值为0。

在一些实施例中，上述利用初始比特序列生成校验码信息比特的方法步骤如图2所示。

在步骤201，将长度为N的初始比特序列划分为长度为n的m个 w子段，其中N、m和n均为2的整次幂，每个w子段中包括源信息比特、冻结比特和空比特。

在一些实施例中，每个w子段中包括的源信息比特和空比特位于信息位，其中每个w子段中包括的空比特具有相同的数量和位置。

在步骤202，将m个w子段进行子段变换处理，以生成长度为n 的m个b子段。

在一些实施例中，每个b子段包括由至少一个源信息比特和冻结比特变换得到的混合比特、仅由冻结比特变换得到的恒0比特、仅由空比特变换得到的空比特。

在一些实施例中，从w子段到b子段的子段变换公式如下：

其中，j＝1，2，3，…，n。b

在步骤203，将m个b子段按预定顺序拼接为K个B子段，其中每个B子段中包括至少一个b子段，1≤K≤m。

需要说明的是，当k＝1时，m个b子段为一个B子段，只有一个校验码，校验码比特位于m个b子段的校验码比特位；当k＝m时，每一个b子段为一个B子段且有一个校验码，每一个b子段校验码位于相应b子段中的校验码比特位。当1

在步骤204，对每个B子段执行校验码生成运算得到对应的校验码。

在一些实施例中，对每个B子段中的混合比特执行校验码生成运算，以生成对应的校验码，其中组成校验码的比特位于每个B子段包括的b子段的预定位置上。

在步骤205，将K个校验码进行子段变换处理，得到校验码信息比特。

返回图1。在步骤102，利用源信息比特、校验码信息比特和冻结比特生成长度为N的待编码比特序列。

在步骤103，将待编码比特序列进行编码处理，以生成编码比特序列并进行传输。

在一些实施例中，上述编码处理为极化编码处理。

下面通过具体示例对本公开的编码方法进行说明。

设N＝16，码率R＝1/2，冻结比特为0，空比特用null表示，则待编码比特序列结构为[0,0,0,0,0,0,u

初始比特序列[0,0,0,0,0,0,null,null,0,0,u

/>

表1

图3为本公开一个实施例的编码器的结构示意图。如图3所示，编码器包括存储器31和处理器32。

存储器31用于存储指令，处理器32耦合到存储器31，处理器32 被配置为基于存储器存储的指令执行实现如图1或图2中任一实施例涉及的方法。

如图3所示，该编码器还包括通信接口33，用于与其它设备进行信息交互。同时，该编码器还包括总线34，处理器32、通信接口33、以及存储器31通过总线34完成相互间的通信。

存储器31可以包含高速RAM存储器，也可还包括非易失性存储器(non-volatilememory)，例如至少一个磁盘存储器。存储器31也可以是存储器阵列。存储器31还可能被分块，并且块可按一定的规则组合成虚拟卷。

此外，处理器32可以是一个中央处理器CPU，或者可以是专用集成电路ASIC，或是被配置成实施本公开实施例的一个或多个集成电路。

本公开同时还涉及一种计算机可读存储介质，其中计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如图1或图2中任一实施例涉及的方法。

图4为本公开一个实施例的译码方法的流程示意图。在一些实施例中，下列的译码方法由译码器执行。

在步骤401，将接收到的长度为N的待译码比特序列进行译码处理以得到译码结果。

在一些实施例中，将接收到的长度为N的待译码比特序列分为长度为n的m个待译码子段，其中N、m和n均为2的整次幂。接下来，独立地对m个待译码子段进行译码处理，以得到m个a子段。

在步骤402，利用译码结果中的校验码对译码结果进行校验以得到译码比特序列。

在一些实施例中，利用m个a子段中的校验码进行校验以得到m 个a子段的校验结果，将m个a子段的校验结果进行子段变换，以得到m个v子段，对m个v子段进行合并，以得到译码比特序列。

例如，从a子段到v子段的子段变换公式如下：

其中，j＝1，2，3，…，n。

在一些实施例中，上述利用m个a子段中的校验码进行校验的步骤包括：将m个a子段进行分组，其中每一组中包括p个a子段，1≤p≤m。

场景一：若第k组中的a子段数p大于1，则将p个a子段拼接为一个A子段，A子段的长度为pn，n为a子段的长度，1≤k≤，K为分组总数。接下来利用A子段中的校验码对A子段进行校验，以便得到第k组的校验结果。

在一些实施例中，将p个a子段拼接为一个A子段包括下列步骤 a1-a6。

步骤a1，取参数j＝1。

步骤a2，将第j个a子段中的L条备选路径和第j+1个a子段中的L条备选路径进行组合，以得到L

例如，按照逐个拼接的串行拼接方式、分组后各组同时拼接的并行拼接方式，或者串行和并行混合的拼接方式，将第j个a子段中的L 条备选路径和第j+1个a子段中的L条备选路径进行组合。

步骤a3，将L

步骤a4，j＝j+1。

步骤a5，判断参数j是否大于p。

若j≤p，则重复执行步骤a2；若j>p，则执行步骤a6。

步骤a6，将出现概率最大的L条备选路径作为A子段的备选路径。

场景二：若第k组中仅包括1个a子段，则直接利用a子段中的校验码对a子段进行校验，以便得到第k组的校验结果。

在一些实施例中，对a子段进行校验包括：如果有通过校验的备选路径，则将通过校验的备选路径中出现概率最大的备选路径作为第k 组的校验结果。

如果没有通过校验的备选路径，则将出现概率最大的备选路径作为第k组的校验结果。

下面通过具体示例对本公开的译码方法进行说明。

如表2所示，设N＝16，码率R＝1/2,冻结比特为0,待译码比特序列y

/>

表2

这里需要说明的是，如果a子段变换公式右边的比特都是冻结比特，不管冻结比特设定为0或者1，左边的a比特都为0(因此在本专利中称为恒0比特)。例如，设i＝m-1,则

a子段变换和v子段变换互为逆变换，b子段变换和w子段变换互为逆变换。译码器侧的a子段变换对应于编码器侧的b子段变换，译码器侧的v子段变换对应于编码器侧的w子段变换。

当k＝m时，每一个a子段有一个a比特空间校验码，对子段SCL 译码器a子段的多条备选路径进行校验，通过校验的备选路径作为校验结果。如果多条备选路径通过校验，以通过校验的备选路径中出现概率最大的备选路径作为校验结果；如果没有备选路径通过校验，以多条备选路径中出现概率最大的备选路径作为校验结果。m个SCL译码器的校验结果经过a→v子段变换和合并后作为译码器输出。

当1≤k

图5为本公开一个实施例的译码器的结构示意图。如图3所示，译码器包括存储器51和处理器52。

存储器51用于存储指令，处理器52耦合到存储器51，处理器52 被配置为基于存储器存储的指令执行实现如图4中任一实施例涉及的方法。

如图5所示，该译码器还包括通信接口53，用于与其它设备进行信息交互。同时，该译码器还包括总线54，处理器52、通信接口53、以及存储器51通过总线54完成相互间的通信。

存储器51可以包含高速RAM存储器，也可还包括非易失性存储器(non-volatilememory)，例如至少一个磁盘存储器。存储器51也可以是存储器阵列。存储器51还可能被分块，并且块可按一定的规则组合成虚拟卷。

此外，处理器52可以是一个中央处理器CPU，或者可以是专用集成电路ASIC，或是被配置成实施本公开实施例的一个或多个集成电路。

本公开同时还涉及一种计算机可读存储介质，其中计算机可读存储介质存储有计算机指令，指令被处理器执行时实现如图4中任一实施例涉及的方法。

图6为本公开一个实施例的通信系统的结构示意图。如图6所示，通信系统包括编码器61和译码器62。编码器为图3中任一实施例涉及的编码器，译码器62为图5中任一实施例涉及的译码器。

译码器中SCL译码器独立地进行m个子段的SCL译码,因此可以灵活采用不同的具体实现方式，例如，可以用m个SCL译码器并行执行SCL译码，以便在最短的时间完成译码；也可以采用一个SCL译码器串行地执行m个子段的SCL译码，需要的硬件资源最少，但译码时间最长；还可以将m个子段分成m1个组，由m2(m2＝m/m1)个SCL 译码器重复执行m1次SCL译码，以均衡硬件资源要求和译码时间要求。

在一些实施例中，上述功能模块可以实现为用于执行本公开所描述功能的通用处理器、可编程逻辑控制器(Programmable Logic Controller，简称：PLC)、数字信号处理器(Digital Signal Processor，简称：DSP)、专用集成电路(Application SpecificIntegrated Circuit，简称：ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称：FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件或者其任意适当组合。

至此，已经详细描述了本公开的实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。