切换式功率放大器以及抑制其谐波的方法

技术领域

本发明涉及一种切换功率放大器，尤其是涉及用于符合频谱屏蔽需求的输出谐波抑制的切换式功率放大器。

背景技术

包含D类输出级及类似的非线性切换式功率放大器(Pas)使用振幅限制讯号运行且达到良好的效率，然而也会在载波频率的谐波产生高电磁放射。一般来说，这样的放大器需要谐波缓解技术以达到由多个管理机构(像是，例如，美国的联邦通讯委员会)所订下的严格的带外发射需求。用于减少如此发射的常见手段包含减少被传导的谐波功率的高阶匹配网络。然而，如此的高阶匹配网络，造成组件数量的增加且没有有效地处理由连接芯片晶粒至封装引线框架的镑线中的谐波电流以及靠近印刷电路板(PCB)的辐射环(radiatingloop)中的谐波电流导致的电磁辐射。

芯片上谐波抑制器(像是，例如，被调制为特定谐波提供交流低阻抗分流通到至地电压的串联电感电容(LC))已被使用以减少放射谐波的能量。然而，如此的解决方法通常需要占用芯片上被动元件，前述被动元件消耗可观的珍贵电路区域。此外，如此的实施方式提供有限的被动元件的芯片上质量因子(Q)以及有限的组件多样性，其在最大可抑制谐波设置了一个界线。控制瞬时度量项目(像是预驱动器输出的上升时间及下降时间以产生电力放大器导通及关断状态之间的开关电阻的渐进变化)减少了谐波含量但是同时因为在基频的输入电力实质地减少导致效能的大幅下降。

发明内容

根据本揭露一个实施例的具有谐波抑制的切换功率放大器包含多相转换器以及功率放大器级。多相转换器转换频率或相位被调变的输入讯号为轨对轨讯号，轨对轨讯号的每一者在第一轨以及第二轨之间转移，包含50％工作周期的轨对轨讯号、正25％工作周期轨对轨讯号，其在25％时间为高电平的，及在高电平的同时位于50％工作周期轨对轨讯号的中心，以及负25％工作周期轨对轨讯号，其在25％时间为低电平，以及在低电平的时候位于50％工作周期轨对轨讯号的中心。功率放大器级包含被耦接在上方节点以及下方节点之间的第一分支及第二分支，它们各自包含在中介输出节点被一起耦接的串联耦接P-通道晶体管以及N-通道晶体管。第一分支的晶体管具有接收50％工作周期轨对轨讯号的控制端。第二分支的P-通道晶体具有接收负25工作周期轨对轨讯号的控制端。第二分支的N-通道晶体管具有接收正25％工作周期轨对轨讯号的控制端。

以此方式，当被应用在宽带负载时，第一分支产生具有大约50％工作周期的第一输出电流，且第二分支产生叠加于第一输出电流并大约具有25％工作周期的第二输出电流。汇聚的重叠电流执行谐波消除，例如包含，为了达到传送电力的频谱屏蔽需求抑制输出的第三及第五谐波。

多相转换器可被配置以转移负25％工作周期轨对轨讯号以将在第二分支中的第二P-通道晶体管启动大约每一个周期的25％，且也可被配置以转移正25％工作周期轨对轨讯号以将在第二分支中的第二N-通道晶体管启动大约每一个周期的25％。

多相转换器可包含多相滤波器、限制放大器电路以及组合电路。多相滤波器转换正弦输入讯号为正45度相移位正弦讯号、无移位振幅调整正弦讯号，以及负45度相移位正弦讯号。限制放大器电路分别转换正45度相移位正弦讯号、无移位振幅调整正弦讯号以及负45度相移位正弦讯号为正45度相移位轨对轨讯号、无移位轨对轨讯号以及负45度相移位轨对轨讯号。组合电路逻辑上地组合正45度相移位轨对轨讯号及负45度相移位轨对轨讯号为正25％工作周期轨对轨讯号以及为负25％工作周期轨对轨讯号。组合电路可进一步包含延迟无移位轨对轨讯号的延迟匹配缓冲器以提供50％工作周期轨对轨讯号与正25％工作周期轨对轨讯号以及负25％工作周期轨对轨讯号匹配的讯号延迟。

多相滤波器可包含高通电容电阻滤波器、电容式衰减匹配电路以及低通电阻电容滤波器。在一个实施例中，高通电容电阻滤波器、电容式衰减匹配电路以及低通电阻电容滤波器的每一个可基于预定传输频率被调谐。限制放大器电路可包含振幅限制缓冲器。组合电路可与布尔逻辑闸或类似物一起被配置以提供正25％工作周期轨对轨讯号以及负25％工作周期轨对轨讯号。

多相转换器可包含延迟锁定回路(delay-locked loop，DLL)以及组合电路。延迟锁定回路可包含用于提供相移位以及无移位轨对轨讯号的具有串联耦接反相器的延迟线。相位锁定回路电路可提供频率或相位被调变的输入讯号做为被提供至延迟锁定回路的轨对轨讯号。振幅限制缓冲器可转换频率或相位被调变的正弦输入讯号为对应于被提供至延迟锁定回路的轨对轨讯号。

切换功率放大器可包含不重叠产生电路，其产生当谐波抑制失能时用于驱动P-通道晶体管以及N-通道晶体管的不重叠的P型驱动轨对轨讯号以及不重叠的N型驱动轨对轨讯号。

根据本揭露一个实施例的切换式功率放大器的抑制谐波方法包含转换频率或相位被调变的输入讯号为轨对轨讯号，轨对轨讯号的每一者在第一轨以及第二轨之间转移，包含50％工作周期的轨对轨讯号、正25％工作周期轨对轨讯号，其在25％时间为高电平的，及在高电平的同时位于50％工作周期轨对轨讯号的中心，以及负25％工作周期轨对轨讯号，其在25％时间为低电平，以及在低电平的时候位于50％工作周期轨对轨讯号的中心，使用负25％工作周期轨对轨讯号驱动与第一分支的功率放大器电路并联耦接的第二分支的上方P-通道晶体管，以及使用正25％工作周期轨对轨讯号驱动第二分支的功率放大器电路的下方N-通道晶体管。

方法可包含将正弦输入讯号的相位向前移位45度以提供正45度相移位正弦讯号、将正弦输入讯号的相位向后移位45度以提供负45度相移位正弦输入讯号、调整正弦输入讯号的振幅以提供无移位振幅调整正弦讯号、转换正45度相移位正弦讯号、无移位振幅调整正弦讯号以及负45度相移位正弦讯号以分别提供正45度相移位轨对轨讯号、无移位轨对轨讯号以及负45度相移位轨对轨讯号，逻辑地组合正45度相移位轨对轨讯号以及负45度相移位轨对轨讯号以提供正25％工作周期轨对轨讯号以及负25％工作周期轨对轨讯号，以及延迟无移位轨对轨讯号以提供与正25％工作周期轨对轨讯号以及负25％工作周期轨对轨讯号在时间上具有相同延迟的50％工作周期轨对轨讯号。

方法可包含高通滤波正弦输入讯号以提供正45度相移位正弦讯号、低通滤波正弦入讯号以提供负45度相移位正弦输入讯号，以及电容式衰减正弦输入讯号以提供无移位振幅调整正弦讯号。

方法可包含分别通过第一、第二以及第三振幅限制缓冲器传递正45度相移位正弦讯号、无移位振幅调整正弦讯号以及负45度相移位正弦讯号，以分别提供正45度相移位轨对轨讯号、无移位轨对轨讯号以及负45度相移位轨对轨讯号。

方法可包含对正45度相移位轨对轨讯号以及负45度相移位轨对轨讯号执行逻辑“或”运算以提供负25％工作周期轨对轨讯号，以及对正45度相移位轨对轨讯号和负45度相移位轨对轨讯号执行逻辑“及”运算以提供正25％工作周期轨对轨讯号。

方法可包含提供轨对轨输入讯号至包含具有被配置以提供正45度相移位轨对轨讯号、无移位轨对轨讯号以及负45度相移位轨对轨讯号的选择输出的多相延迟线，逻辑地组合正45度相移位轨对轨讯号以及负45度相移位轨对轨讯号以提供正25％工作周期轨对轨讯号以及负25％工作周期轨对轨讯号，以及延迟无移位轨对轨讯号以提供在时间上与正25％工作周期轨对轨讯号以及负25％工作周期轨对轨讯号具有相同延迟的50％工作周期轨对轨讯号。

方法可包含通过对50％工作周期轨对轨讯号及N型驱动轨对轨讯号执行逻辑“或”运算以产生P型驱动轨对轨讯号、对50％工作周期轨对轨讯号及P型驱动轨对轨讯号执行逻辑“及”运算以产生N型驱动轨对轨讯号，其中P型驱动轨对轨讯号以及N型驱动轨对轨讯号为不重叠的，以及通过使用P型驱动轨对轨号驱动功率放大器电路的第一分支以及第二分支的P通道晶体管和使用N型驱动轨对轨讯号驱动功率放大器电路的第一分支及第二分支的下方N-通道晶体管来使谐波抑制失能。

附图说明

本发明以举例方式说明而不被附图限制，其中相同的引用代表相似的元件。绘示在图式中的元件是为了简化以及清晰且并不完全按照比例绘制。

图1绘示依据本创作一个实施例实现的功率放大器(PA)输出级的简化方块图。

图2为绘示图1的多相转换器的示意图，包含根据本揭露一个实施例实现的图1的多相滤波器、限制放大器电路以及组合电路。

图3为绘示根据本揭露一个实施例实现的图1的不重叠产生电路、抑制选择电路以及预驱动电路的简化方块图。

图4系根据本揭露一个实施例绘示的功率放大器输出片，其可被用于实现图1的功率放大器输出级的至少一部分。

图5为根据本揭露一个实施例绘示的谐波抑制被致能的状况描绘MP50DC、MN50DC、MN25DC以及MP25DC的讯号近似值相对于时间及功率放大器输出电流相对时间的时序图。

图6为根据本揭露一个实施例绘示用于产生P型驱动轨对轨讯号以及N型驱动轨对轨讯号的图3的不重叠产生电路的示意图。

图7为根据本揭露一个实施例绘示的50％工作周期讯号及对应的不重叠P型驱动轨对轨讯号及N型驱动轨对轨讯号以及被延迟的50％工作周期参考讯号的时序图。

图8为根据本揭露另一实施例绘示的延迟锁定回路(DLL)的简化示意及方块图，其可为了用于产生50％工作周期讯号以及25％工作周期讯号的组合的替代方法被用以取代图1的多相转换器的多相滤波器以及限制放大器电路。

图9为根据本揭露另一实施例所绘示的用于直接接收轨对轨输入讯号TXIN

【附图标记说明】

TXIN,TXINB,P+45,P-0,P-45,LP45,L0,LN45,

LP45+45,DL0,MP25DC,MP50DC,MN50DC,MN25DC,TXO,SLEN,

100：功率放大器输出级

102：缓冲器

104：多相滤波器

106：限制放大器电路

108：组合电路

110：不重叠产生、抑制选择以及预驱动电路

112：功率放大器输出级

116：镑线电感

118：匹配网络

120：天线

122：多相转换器

203,205,207：节点

210：第一限制放大器

212：第二限制放大器

214：第三限制放大器

216：2-布尔逻辑“或”闸

217：延迟匹配缓冲器

218：2-布尔逻辑“及”闸

220：时序图

R

L

LSER：串联电感

CSH1,CSH2：分路电容器

GND：地电压

PD：P型驱动讯号

ND：N型驱动讯号

304：抑制选择电路

306：预驱动电路

B1,B2,B3,B4：缓冲器

HS：输入

M1,M2,M3,M4：2-输入多工器

PA,P1,P2：P-通道晶体管

NA,N1,N2：N-通道晶体管

401：上方节点

402：功率放大器输出片

403：输出节点

405：下方节点

I1,I2：电流

Ipa：输出电流

604：2-输出布尔逻辑“及”闸

800：延迟锁定回路

801：限制放大器

802：相位侦测器

806：滤波器

VDD：供电

808：电流源

INV1-INVN：反向缓冲器

902：相位锁定回路

具体实施方式

如本文中所述的切换式功率放大器及抑制其谐波的方法使用多相讯号驱动功率放大器输出级中的并联分支以达成谐波消除，多相讯号是由使用一阶电阻电容(RC)产生。谐波消除由通过叠加作为结果的输出电流藉此达到传输电源的频谱屏蔽需求。切换功率放大器因此不需要任何用于滤波的附加外部元件或芯片上电感元件以实现在谐波的频带压抑响应以达成带外发射的减少。然而，如需要的话，需注意到的是如此的谐波抑制器及外部滤波器可依旧被加入以进一步减少谐波的讯号成分。

第三以及第五谐波两者都被使用当前的消除原理减少。不像传统的谐波抑制拓扑，本文中所说明的切换式功率放大器使用50％工作周期以及25％工作周期讯号的组合并藉此最小化地影响效率。本文中，工作周期代表完整周期的部分，该部分为被驱动的装置因为给定的驱动而在开启状态(低电阻)。谐波消除电流由功率放大器流出且通过连接功率放大器至引线框架的镑线也减少了频谱发射的辐射成分，其整体来说没有比通过复杂的芯片外(off-chip)匹配更有效地减少。在需要松弛谐波抑制的应用中，本文中所说明的系统及方法可被用以减少芯片外匹配网络或外部匹配网络的复杂度或被重新配置为传送更高最大电源的传统D类级。如本文中所说明的谐波抑制的实现方式也可通过减少匹配网络侧的迭代次数而可观地加速硅验证时间。减少依赖匹配网络以衰减第三及第五谐波应该也使对不同的印刷电路板布置设计的设计部属更为强健。

图1为根据本揭露一个实施例实现的功率放大器(PA)输出级100的简化方块图。用于传输的被上升转换输入传输讯号TXIN被提供至缓冲器102的输入，其具有提供被缓冲的TX讯号TXIN

TXIN

LP45+LP45、DL0以及LP45％LP45轨对轨讯号被提供至不重叠产生、抑制选择以及预驱动电路110分别的输入。不重叠产生、抑制选择以及预驱动电路110接收LP45+LP45、DL0以及LP45％LP45讯号且提供四个讯号MP25DC、MP50DC、MN50DC以及MN25DC至功率放大器输出级112的对应输入。MP25DC、MP50DC、MN50DC以及MN25DC讯号的每一个的实际型态根据被提供至不重叠产生、抑制选择以及预驱动电路110的控制或选择输入的谐波抑制致能(HS_EN)讯号。当谐波抑制致能讯号被设为有效以致能谐波抑制，则MP25DC、MP50DC、MN50DC及MN25DC讯号以传输频率的第三及第五谐波频率被实质抑制或减少的方法驱动功率放大器输出级112。当谐波抑制致能讯号被设为无效状态以使谐波抑制失能，则MP25DC、MP50DC、MN50DC以及MN25DC讯号驱动功率放大器输出级112在本文中进一步说明的没有谐波抑制对效率影像最小的运行。谐波抑制致能讯号可被无效化，例如，用于有意在松弛抑制规格区域中运行的应用。功率放大器输出级112接收MP25DC、MP50DC、MN50DC以及MN25DC讯号且在输出产生传输输出(TXO)讯号。

TXO讯号通过串联耦接在功率放大器输出级112以及芯片外匹配网络118的输入之间的交流耦接电容器114以及镑线电感116(具有电感L

应注意多相滤波器104、限制放大器电路106以及组合电路108集体形成多相转换器122，其可被使用以转换被缓冲的输入传输讯号TXIN

图2示意性地绘示多相转换器122，其包含多相滤波器104、限制放大电路106以及组合电路108，前述每一个都根据本揭露一个实施例被实现。讯号TXIN

电容器C1以及电阻器R1形成第一高通滤波(HPF-CR)通路、电容器C2及电容器C3形成用于匹配横跨第一分支、第二分支以及第三分支的振幅的第二电容式衰减通道，以及电阻器R1及电容器C4形成第三低通(LPF-RC)通路。高通滤波器以及低通滤波器的RC截止频率被校准为在传输频率f

限制放大器电路106包含第一限制放大器210、第二限制放大器212以及第三限制放大器214。P+45讯号被提供至限制放大器120的输入，限制放大器210具有提供讯号LP45的输出，P-0讯号被提供至限制放大器212的输入，限制放大器212具有提供讯号L0的输出，以及讯号P-45被提供至限制放大器214的输入，限制放大器214具有提供讯号LN45的输出。限制放大器210、212以及214的每一者作为振幅限制缓冲器(实质上与具有轨对轨输出的比较器相似)运行以分别转换正弦讯号P+45、P-0以及P-45至对应的轨对轨讯号LP45、L0以及LN45。可以理解的是虽然振幅信息并未理想地被保存，但根据D类运行，相位信息以及频率信息可被保留。应留意P+45轨对轨讯号、P-0轨对轨讯号以及P-45轨对轨讯号本质上为即使在传输讯号的相位以及/或频率被调变的期间维持在50％工作周期的50％工作区间(DC)讯号。

组合电路108包含2-输入布尔逻辑“或”闸216、延迟匹配缓冲器217以及2-输入布尔逻辑“及”闸218。讯号LP45及讯号LN45被提供至具有提供讯号LP45+LN45的输出的“或”闸216的分别的输入，其中讯号名中的“+”表示逻辑“或”运作而非数学加法运作。LP45讯号以及LN45讯号也被提供至具有提供LP45％LN45讯号的输出的“及”闸218的分别的输入，其中讯号名中的“&”表示逻辑“及”运作而非数学乘法运作。L0讯号被提供至缓冲器217的输入，缓冲器217具有提供维持为50％工作周期讯号的被延迟讯号DL0的输出。缓冲器217具有实质匹配闸216以“及”闸218的延迟以维持讯号LP45+LN45、讯号LP45&LN45以及讯号DL0之间的延迟匹配。

如时序图220绘示作为逻辑组合的结果，讯号LP45+LN45以及讯号LP45&LN45两者为25％工作周期讯号，其中讯号LP45+LN45大约75％的时间在第二轨维持高电位，或VDD，同时大约25％的时间往下至第一轨，或GND，然而讯号LP45&LN45大约75％的时间在第一轨GND维持低电位的同时大约25％的时间往上至第二轨VDD。此外，讯号LP45+45以及讯号LN45+45两者共同延迟匹配且置中于讯号DL0，如时序图220进一步绘示的。如本文中进一步说明及绘示的，当讯号LP45+LN45为在第一轨(GND)低电平，当其在第一轨为低电位时其被置中在讯号DL0，且当LP45％LN45在第二轨(VDD)为高电位，当其在第二轨也为高电位时其被置中于讯号DL0。

图3为根据本揭露一个实施例实现的不重叠产生、抑制选择以及预驱动电路110。不重叠产生、抑制选择以及预处理电路110包含不重叠产生电路302、抑制选择电路304以及预驱动电路306。时序图220为重复的以绘示被提供置分别输入的讯号LP45+LN45、DL0以及LP45&LN45。DL0被表示为提供至不重叠产生电路302的输入，不重叠产生电路302具有提供P型驱动讯号PD的第一输出以及具有提供N型驱动讯号ND的第二输出。用于转换讯号DL0为PD讯号及ND讯号的不重叠产生电路110的操作在以下进一步说明。

选择电路304包含四个2-输入多工器(MUX)M1、M2、M3以及M4并且预驱动电路306包含逐个被表示为四个对应缓冲器B1、B2、B3以及B4的缓冲器电路。讯号LP45+LP45被提供至多工器M1的“HS”输入(其中“HS”代表谐波抑制选择)，多工器M1在它其它的输入接收讯号PD且具有被耦接至缓冲器B1的输入的输出。DL0被提供至多工器M2的HS输入，多工器M2在它其它的输入接收讯号PD且其具有耦接至缓冲器B2的输入的输出。DL0也被提供至多工器M3的HS输入，多工器M3在它其它的输入接收讯号ND且其具有耦接至缓冲器B3的输入的输出。LP45&LN45被提供至多工器M4的HS输入，多工器M4在它其它的输入接收讯号ND且其具有被耦接至缓冲器B4输入的输出。缓冲器B1、B2、B3以及B4的输出分别提供讯号MP25DC、MP50DC、MN25DC以及MN50DC。

多工器M1至M4的每一个具有接收HS_EN讯号的选择输入。当HS_EN被设为有效以致能谐波抑制时，多工器M1至M4的每一个选择其HS输入以提供其输出讯号。否则，当讯号HS_EN被设为无效以使谐波抑制失能时，多工器M1至M4的每一个选其另外的或非HS输入作为其输出。在此方式中，当HS被设为有效以致能谐波抑制时，讯号LP45+LN45被使用以产生讯号MP25DC，DL0被使用以产生讯号MP50DC以及MN50DC两者，且LP45&LN45被使用以产生讯号MN25DC。当讯号HS_EN讯号被设为无效以使讯号谐波失能时，讯号PD被使用以提供讯号MP25DC以及讯号MP50DC讯号两者，而讯号ND被使用以提供讯号MN50DC以及讯号MN25DC讯号两者。

缓冲器306被各自配置以驱动功率放大器输出级112大量的电容性负载。虽然没有特别地表示，缓冲器B1到B4的每一个可被配置为适用于驱动功率放大器输出级112的电容负载的串联锥形缓冲器(tapered buffer)。

应注意对于谐播抑制有需求且保持致能的实施例，电路110的不移位产生及抑制选择部分可被省略。反而，讯号LP45+LN45可作为讯号MP25DC通过缓冲器B1被缓冲、讯号DL0可分别作为讯号MP50DC以及讯号MN50DC通过缓冲器B2及缓冲器B3被缓冲，及讯号LP45&LN45可作为MN25DC讯号通过缓冲器B4被缓冲。

图4为根据本揭露一实施例可被使用以实现功率放大器输出极112的至少一部分的功率放大器输出片402的示意图。功率放大器输出片402为整个功率放大器电路输出级112的代表，功率放大器输出级电路112中多个片并联地被耦接且基于所需的功率位准被选择性地启动。功率放大器输入片402包含P-通道晶体管PA、P1以及P2，和N-通道晶体管NA、N1以及N2。P-通道晶体管及N-通道晶体管被表示为金属氧化物半导体行晶体管(例如PMOS、NMOS)，应理解替代类型的晶体管可被使用。功率放大器输出片402由片致能讯号SLEN以及反向致能讯号

P-通道晶体管PA具有被耦接至VDD的源极端、接收

应注意，“MP”讯号MP50DC以及MP25DC为分别被使用以驱动P-通道或P型晶体管P1及P2的轨对轨讯号，而“MN”讯号MN50DC以及MN25DC为分别被使用以驱动N-通道或N型晶体管N1及N2的轨对轨讯号。讯号名中的数字值，也就是25及50，各自代表对应的晶体管在每一个周期中导通或启动的时间百分比。因此，P1由讯号MP50DC导通50％的时间(或每周期)、N1由讯号MN50DC导通大约50％的时间(或每周期)、P2由讯号M25DC导通大约25％的时间，且N2由MN25DC导通大约5％的时间。应进一步注意的是，讯号MP25DC可被指为“负”25％工作周期轨对轨讯号，其名义上为通常在像是VDD的第二轨，并且有25％的时间转移(或每周期)至像是GND的第一轨。同时，MN25DC可被指为“正”25％工作周期轨对轨讯号，其名义上为通常在像是GND的第一轨，且有25％的时间(或每周期)转移至像是VDD的第二轨。

图5为根据本揭露一个实施例对于谐波抑制被致能的情况中描绘讯号MP50DC、MN50DC、MN25DC以及MP25DC与功率放大器输出电流i

讯号MP50DC以及讯号MN50DC作为实际上相同的讯号被绘示在一起。然而，回头参考图4，应注意由于讯号MP50DC被施加至晶体管P1而讯号MN50DC被施加至晶体管N1，使这两个晶体管使用相同的讯号以交错方式被驱动。讯号MN25DC只在大约25％的时间(用于导通晶体管N2大约25％的时间)上升至第二轨，其在MP50DC/MN50DC上升后发生且在每一个周期期间在MP50DC/MN50DC回到低电位前下降。此外，在第二轨或上方电压轨VDD的同时，讯号MN25DC的每一个高脉冲实质地置中于讯号MP50DC/MN50DC的半周期。以相同方式，讯号MP25DC只在约25％的时间(用于导通晶体管P2大约25％的时间)下降至第一轨，其发生在MP50DC/MN50DC下降之后且在每一个周期期间在MP50DC/MN50DC上升之前回到高电位。此外，MP25DC在第一轨或低供电电压轨GND的同时MP25DC的每一个低脉冲实质地被置中在讯号MP50DC/MN50DC的半周期。

由闸极驱动讯号MP50DC以及MN50DC的正交组(50％工作周期)，以及MP25DC和MN25DC(25％工作周期)驱动的两并联切换级的启动，其中25％工作周期讯号被置为对称于50％工作周期讯号，结果为重叠的电流I1及I2形成总电流I

对于当讯号TXO输出通过假定为对称的上拉及下拉切换被连接至供电VDD或GND时的每一个半周期，电路在电阻R

功率放大器输出级112的输出电流I

其中ω

且电流I2的最大振幅可根据以下方程序(3)取得：

图6为根据本揭露一个实施例被使用以产生讯号PD及ND的不重叠产生电路302。不重叠产生电路302包含2-输入布尔逻辑“或”闸602及2-输出布尔逻辑“及”闸604耦合彼此。讯号DL0被提供至“或”闸602和“及”闸604的每一个的一个输入。“或”闸602的输出提供讯号PD，其更进一步被回馈至“及”闸604的另一个输入，且“及”闸604的输出提供讯号ND，其更进一步被回馈至“或”闸602的另一个输入。

如先前与图3相关的说明一样，在不需要额外的谐波抑制时，当讯号HS_EN被设为无效以使谐波抑制失能时，讯号PD及ND被选择。不重叠讯号PD以及ND在后者的模式中被使用以在闸极讯号转换到上拉或下拉装置期间抑制潜在的高的电流的突起。

图7为根据本揭露一个实施例描绘讯号DL0以及对应的不重叠讯号PD以及ND以及被延迟的50％工作周期参考讯号。通常来说，讯号PD及ND的上升沿及下降沿被延迟-T

图8为延迟锁定回路(DLL)800的简化示意的方块图，其可被使用作为根据本揭露另一实施例用于产生50％工作周期讯号以及25％工作周期讯号的组合的替代方法，以取代多相转换器122的多相滤波器104以及限制放大器电路106。被缓冲的输入讯号TXIN

延迟线804的反向缓冲器INV1-INVN的每一个的输出形成多相延迟线输出，其中被选择的输出可被使用作为讯号LP45、L0以及LN45。在一个实施例中，由于被选择的反向器的输出因它们为轨对轨讯号而被限制，因此限制放大器电路106可被省略。在替代的实施例中，限制放大器电路106可依旧被包含以用于缓冲。在N＝8的一个实施例中对于，8个可能输出相位中具有相位角度kx45°的其中3个可被使用以产生相关的LN45、LN以及LP45讯号，其中k对应于数组{0,1,2,3,4,5,6,7}的任3个连续元素。

图9为根据本揭露另一个实施例用于直接接收轨对轨输入讯号TXIN

本发明被揭露以使本领域普通技术人员有能力创作及使用以具体应用及对应需求为内容被提供的本发明。不管如何，本发明并非为了被限制于本文中所说明及表示的具体实施例，而是根据与本文中揭露的原则以及新颖特征相等的最大范围。许多其他版本及变动都是可能的且被包含。本领域普通技术人员应明白它们可以容易的是用所揭露的概念及具体实施例作为设计或改良的其他结构的基础，以提供本发明相同的目的而不偏离本发明的精神与范围。