可变延时时钟电路及单比特ADC芯片、电子设备

技术领域

本申请属于电子电路技术领域，尤其涉及一种可变延时时钟电路及单比特ADC芯片、电子设备。

背景技术

在时间交织技术的模数采样中，时钟偏差是不同通道间采样时钟的相位差不均匀导致，主要来源于输入缓冲器的失配、信号走线不等、采样不一致等，在输出频谱上表现为特定位置的杂散。时间偏移是由于每个子模数转换器中的采样边缘不对准引起的，这会产生杂散并降低模数转换器的信噪比，特别是在高频应用中。

故亟待提供一种可变延时时钟电路以提高相邻时钟信号的相位差的均匀性。

发明内容

本申请的目的在于提供一种可变延时时钟电路及单比特ADC芯片、电子设备，旨在解决相关的可变延时时钟电路输出的相邻时钟信号的相位差均匀性差的问题。

本申请实施例提供了一种可变延时时钟电路，包括时钟分配电路、n个检测电路、n个计数器、n个比较电路、n个逻辑电路；

第i个所述逻辑电路配置为输出携带预设的第i个控制字的控制信号；

所述时钟分配电路，与n个所述逻辑电路连接，配置为根据携带n个预设的所述控制字的控制信号输出n个时钟信号；

第i个所述检测电路，与所述时钟分配电路连接，配置为在第i个所述时钟信号和第i+1个所述时钟信号具有不同的电压极性的情况下，输出触发信号；第i个所述计数器，与第i个所述检测电路连接，配置为对第i个所述检测电路输出的所述触发信号进行计数；

第i个所述比较电路，与第i个计数器和第i+1个计数器连接，配置为在n个计数器中任意一个计数器的计数值达到预设值时，对第i个计数器的计数值和第i+1个计数器的计数值进行比较，并根据比较结果输出第i个比较信号；

第i个所述逻辑电路，还与所述第i个所述比较电路连接，还配置为根据第i个所述比较信号更新第i个所述控制字，并根据更新后的第i个所述控制字输出第i个控制信号；

所述时钟分配电路还配置为根据携带n个更新后的所述控制字的控制信号输出n个所述时钟信号；

n为大于2的正整数，i为小于等于n的正整数。

在其中一个实施例中，第i个所述比较电路具体配置为在n个计数器中任意一个计数器的计数值达到预设值时，在第i个计数器的计数值大于等于第i+1个计数器的计数值的情况下，输出第一电平的第i个比较信号，在第i个计数器的计数值小于第i+1个计数器的计数值的情况下，输出第二电平的第i个比较信号；所述第一电平和所述第二电平极性相反。

在其中一个实施例中，第i个所述逻辑电路，具体配置为根据第二电平的第i个所述比较信号将所述控制字与1的差作为新的第i个所述控制字，根据第一电平的第i个所述比较信号将所述控制字与1的和作为新的第i个所述控制字，并根据更新后的第i个所述控制字输出第i个控制信号。

在其中一个实施例中，所述时钟分配电路包括：

依次串联的N个第一缓冲器和与N个第一缓冲器的输出端一一并联连接的n个电容组件。

在其中一个实施例中，所述控制字具有K位；所述电容组件包括2

所述时钟分配电路还包括n个解码开关电路；

第i个所述解码开关电路，与第i个所述逻辑电路和第i个电容组件连接，配置为根据第i个控制信号得到第i个所述控制字，将第i个所述控制字转换为十进制，以得到有效电容个数，并将第i个所述电容组件中的有效电容个数的可变电容接第一电源，并输出第i个所述时钟信号。

在其中一个实施例中，还包括：

自振荡电路，与n个所述检测电路连接，配置为基于基准电压输出基准时钟信号；

第i个所述检测电路，具体配置为在第i个所述时钟信号和第i+1个所述时钟信号具有不同的电压极性的情况下，根据所述基准时钟信号输出所述触发信号。

在其中一个实施例中，所述自振荡电路包括第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第六与非门、第七与非门以及第二缓冲器；

所述第一与非门的第一输入端与所述第七与非门的输出端和所述第二缓冲器的输入端连接，所述第一与非门的输出端与所述第二与非门的第一输入端连接，所述第二与非门的输出端与所述第三与非门的第一输入端连接，所述第三与非门的输出端与所述第四与非门的第一输入端连接，所述第五与非门的输出端与所述第六与非门的第一输入端连接，所述第六与非门的输出端与所述第七与非门的第一输入端连接，所述第一与非门的第二输入端、所述第二与非门的第二输入端、所述第三与非门的第二输入端、所述第四与非门的第二输入端、所述第五与非门的第二输入端、所述第六与非门的第二输入端以及所述第七与非门的第二输入端共同作为所述自振荡电路的基准电压输入端，以接入所述基准电压；所述第二缓冲器的输出端作为所述自振荡电路的基准时钟信号输出端，与所述检测电路连接，以输出所述基准时钟信号。

在其中一个实施例中，第i个所述检测电路包括第一比较器、第二比较器、异或门、第一场效应管以及第二场效应管；

所述第一场效应管的漏极以及所述第二场效应管的漏极共同作为第i个所述检测电路的基准时钟信号输入端，与所述自振荡电路连接，以接入所述基准时钟信号；

所述第一场效应管的栅极作为第i个所述检测电路的第i个时钟信号输入端，与所述时钟分配电路连接，以接入所述第i个时钟信号；

所述第二场效应管的栅极作为第i+1个所述检测电路的第i+1个时钟信号输入端，与所述时钟分配电路连接，以接入所述第i+1个时钟信号；

所述第一场效应管的源极与所述第一比较器的正相输入端连接，所述第二场效应管的源极与所述第二比较器的正相输入端连接，所述第一比较器的输出端与所述异或门的第一输入端连接，和所述第二比较器的输出端与所述异或门的第一输入端连接；

所述异或门的输出端作为第i个所述检测电路的触发信号输出端，与所述第i个所述计数器连接，以输出所述触发信号。

本发明实施例还一种单比特ADC芯片，所述单比特ADC芯片包括上述的可变延时时钟电路。

本发明实施例还一种电子设备，所述电子设备包括上述的可变延时时钟电路。

本发明实施例与现有技术相比存在的有益效果是：由于第i个检测电路在第i个时钟信号和第i+1个时钟信号具有不同的电压极性的情况下，输出触发信号；且第i个计数器对第i个检测电路输出的触发信号进行计数；故第i个时钟信号和第i+1个时钟信号的相位差与触发概率（第i个计数器的计数值）呈正相关；再通过第i个比较电路在n个计数器中任意一个计数器的计数值达到预设值时，对第i个计数器的计数值和第i+1个计数器的计数值进行比较，并根据比较结果输出第i个比较信号；第i个逻辑电路根据第i个比较信号更新第i个控制字，并根据更新后的第i个控制字输出第i个控制信号；时钟分配电路还配置为根据携带n个更新后的控制字的控制信号输出n个时钟信号；故实现了第i个时钟信号和第i+1个时钟信号的相位差与第i个计数器的计数值之间的关联和反馈；综上，提高了各个相邻的时钟信号的相位差的均匀性。

附图说明

为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的可变延时时钟电路的一种结构示意图；

图2为本申请一实施例提供的可变延时时钟电路中时钟分配电路的另一种结构示意图；

图3为本申请一实施例提供的可变延时时钟电路中时钟分配电路的另一种结构示意图；

图4为本申请一实施例提供的可变延时时钟电路的另一种结构示意图；

图5为本申请一实施例提供的可变延时时钟电路中自振荡电路的一种示例电路原理图；

图6为本申请一实施例提供的可变延时时钟电路中第i个检测电路的一种示例电路原理图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图1示出了本申请较佳实施例提供的可变延时时钟电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

上述可变延时时钟电路包括时钟分配电路01、n个检测电路02、n个计数器03、n个比较电路04、n个逻辑电路05；

第i个逻辑电路05配置为输出携带预设的第i个控制字的控制信号。

时钟分配电路01，与n个逻辑电路05连接，配置为根据携带n个预设的控制字的控制信号输出n个时钟信号。

第i个检测电路02，与时钟分配电路01连接，配置为在第i个时钟信号和第i+1个时钟信号具有不同的电压极性的情况下，输出触发信号。

第i个计数器03，与第i个检测电路02连接，配置为对第i个检测电路02输出的触发信号进行计数。

第i个比较电路04，与第i个计数器03和第i+1个计数器03连接，配置为在n个计数器03中任意一个计数器03的计数值达到预设值时，对第i个计数器03的计数值和第i+1个计数器03的计数值进行比较，并根据比较结果输出第i个比较信号。

第i个逻辑电路05，还与第i个比较电路04连接，还配置为根据第i个比较信号更新第i个控制字，并根据更新后的第i个控制字输出第i个控制信号。

时钟分配电路01还配置为根据携带n个更新后的控制字的控制信号输出n个时钟信号。

其中，n为大于2的正整数，i为小于等于n的正整数。

需要说明的是，当i+1为n+1时，将第1个时钟信号作为第n+1个时钟信号，将第1个计数器03作为第n+1个计数器03。

需要说明的是，第i个比较电路04具体配置为在n个计数器03中任意一个计数器03的计数值达到预设值时，在第i个计数器03的计数值大于等于第i+1个计数器03的计数值的情况下，输出第一电平的第i个比较信号，在第i个计数器03的计数值小于第i+1个计数器03的计数值的情况下，输出第二电平的第i个比较信号；第一电平和第二电平极性相反。

具体实施中，第一电平可以为高电平，第二电平可以为低电平。

在第i个计数器03的计数值大于等于第i+1个计数器03的计数值的情况下，输出第一电平的第i个比较信号，可以理解的是，此时，第i个时钟信号和第i+1个时钟信号之间的相位差大于等于第i+1个时钟信号和第i+2个时钟信号之间的相位差。

在第i个计数器03的计数值小于第i+1个计数器03的计数值的情况下，输出第二电平的第i个比较信号；可以理解的是，此时，第i个时钟信号和第i+1个时钟信号之间的相位差小于第i+1个时钟信号和第i+2个时钟信号之间的相位差。

通过比较第i个计数器03的计数值和第i+1个计数器03的计数值以输出相应电平的第i个比较信号，使得第i个比较信号可以指示相邻的相位差之间的数值大小关系。

作为示例而非限定，第i个逻辑电路05，具体配置为根据第二电平的第i个比较信号将控制字与1的差作为新的第i个控制字，根据第一电平的第i个比较信号将控制字与1的和作为新的第i个控制字，并根据更新后的第i个控制字输出第i个控制信号。

根据第二电平的第i个比较信号将控制字与1的差作为新的控制字，可以理解的是，此时，第i个时钟信号和第i+1个时钟信号之间的相位差小于第i+1个时钟信号和第i+2个时钟信号之间的相位差，故需要减小第i+1个时钟信号和第i+2个时钟信号之间的相位，故步进减小第i个控制信号携带的控制字。

根据第一电平的第i个比较信号将控制字与1的和作为新的控制字，可以理解的是，此时，第i个时钟信号和第i+1个时钟信号之间的相位差大于等于第i+1个时钟信号和第i+2个时钟信号之间的相位差，故需要增大第i+1个时钟信号和第i+2个时钟信号之间的相位，故步进增大第i个控制信号携带的控制字。

通过指示相邻的相位差之间的数值大小关系的第i个比较信号更新第i个控制信号携带的控制字，使得控制字可以指示各个相邻时钟信号的相位差。

如图2所示，时钟分配电路01包括：依次串联的n个第一缓冲器11和与n个第一缓冲器11的输出端一一并联连接的n个电容组件12。

通过上述时钟分配电路01结构，实现了从n个第一缓冲器11的输出端分别输出n个时钟信号。

作为示例而非限定，控制字具有K位；电容组件12包括2

如图3所示，时钟分配电路01还包括n个解码开关电路13。

第i个解码开关电路13，与第i个逻辑电路05和第i个电容组件12连接，配置为根据第i个控制信号得到第i个控制字，将第i个控制字转换为十进制，以得到有效电容个数，并将第i个电容组件12中的有效电容个数的可变电容接第一电源，并输出第i个时钟信号。

通过对指示各个相邻时钟信号的相位差的各个控制字进行解码，得到各个电容组件12的有效电容个数，并对应各个电容组件12将有效电容个数的可变电容接第一电源，并输出第各个个时钟信号，从而实现了对各个相邻时钟信号的相位差进行调节，提高了各个相邻时钟信号的相位差的均匀性。

如图4所示，可变延时时钟电路还包括自振荡电路90。

自振荡电路90，与n个检测电路02连接，配置为基于基准电压输出基准时钟信号；

第i个检测电路02，具体配置为在第i个时钟信号和第i+1个时钟信号具有不同的电压极性的情况下，根据基准时钟信号输出触发信号。

通过为各个检测电路02提供同一基准时钟信号，进一步提高了各个相邻时钟信号的相位差的均匀性。

图5示出了本发明实施例提供的可变延时时钟电路中自振荡电路90的一种部分示例电路结构，图6示出了本发明实施例提供的可变延时时钟电路中第i个检测电路02的一种部分示例电路结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

如图5所示，自振荡电路90包括第一与非门U1、第二与非门U2、第三与非门U3、第四与非门U4、第五与非门U5、第六与非门U6、第七与非门U7以及第二缓冲器U8；

第一与非门U1的第一输入端与第七与非门U7的输出端和第二缓冲器U8的输入端连接，第一与非门U1的输出端与第二与非门U2的第一输入端连接，第二与非门U2的输出端与第三与非门U3的第一输入端连接，第三与非门U3的输出端与第四与非门U4的第一输入端连接，第五与非门U5的输出端与第六与非门U6的第一输入端连接，第六与非门U6的输出端与第七与非门U2的第一输入端连接，第一与非门U1的第二输入端、第二与非门U2的第二输入端、第三与非门U3的第二输入端、第四与非门U4的第二输入端、第五与非门U5的第二输入端、第六与非门U6的第二输入端以及第七与非门U7的第二输入端共同作为自振荡电路90的基准电压输入端，以接入基准电压；第二缓冲器U8的输出端作为自振荡电路90的基准时钟信号输出端，与检测电路02连接，以输出基准时钟信号X（t）。

如图6所示，第i个检测电路02包括第一比较器U9、第二比较器U10、异或门U11、第一场效应管M1以及第二场效应管M2；

第一场效应管M1的漏极以及第二场效应管M2的漏极共同作为第i个检测电路02的基准时钟信号输入端，与自振荡电路90连接，以接入基准时钟信号X（t）；

第一场效应管M1的栅极作为第i个检测电路02的第i个时钟信号输入端，与时钟分配电路01连接，以接入第i个时钟信号φi；

第二场效应管M2的栅极作为第i+1个检测电路02的第i+1个时钟信号输入端，与时钟分配电路01连接，以接入第i+1个时钟信号φi+1；

第一场效应管M1的源极与第一比较器U9的正相输入端连接，第二场效应管M2的源极与第二比较器U10的正相输入端连接，第一比较器U9的输出端与异或门U11的第一输入端连接，和第二比较器U10的输出端与异或门U11的第一输入端连接；

异或门U11的输出端作为第i个检测电路02的触发信号输出端，与第i个计数器03连接，以输出触发信号TRIGi。

以下结合工作原理对图1至图6所示的作进一步说明：

下面以n为3为例对可变延时时钟电路进行说明。各个逻辑电路05输出携带预设的第i个控制字（例如，为1000）的控制信号；时钟分配电路01根据携带n-1个预设的控制字的控制信号输出n个时钟信号。

各个检测电路02在各个相邻的时钟信号具有不同的电压极性的情况下，输出触发信号；即第i个检测电路02在第i个时钟信号和第i+1个时钟信号具有不同的电压极性的情况下，输出触发信号；具体实施中，第一与非门U1至第七与非门U7根据基准电压输出基准时钟信号至各个检测电路02中的第一场效应管M1的漏极和第二场效应管M2的漏极，同时第一场效应管M1的栅极和第二场效应管M2的栅极分别接入第i个时钟信号和第i+1个时钟信号，第一场效应管M1的源极和第二场效应管M2的源极分别输出第一馒头波和第二馒头波，第一馒头波和第二馒头波分别接入至第一比较器U9的正相输入端和第二比较器U10的正相输入端以进行模数转换，第一比较器U9的输出端输出的第一数字信号和第二比较器U10的输出端输出的第二数字信号进行异或，从而实现在第i个时钟信号和第i+1个时钟信号具有不同的电压极性的情况下，根据基准时钟信号输出触发信号。

在n个计数器03中任意一个计数器03的计数值达到预设值时，各个比较器对相邻的计数器03的计数值进行比较，并根据比较结果输出各个比较信号；各个逻辑电路05根据各个比较信号更新各个控制字，并根据更新后的各个控制字输出各个控制信号；例如，第1个计数器03达到预设值512，第2个计数器03的计数值为510，第3个计数器03的计数值为511；由于第1个计数器03的计数值大于第2个计数器03的计数值，第1个比较器输出高电平的第1个比较信号；依次类推，第2个比较器输出低电平的第2个比较信号，第3个比较器输出低电平的第3个比较信号。

第1个逻辑电路05根据高电平的第1个比较信号，将第1个控制字加1以作为新的第1个控制字（1001）并输出第1个控制信号；依次类推，新的第2个控制字为0111，新的第3个控制字为0111。

第1个解码开关电路13根据第1个控制信号得到第1个控制字1001，将控制字转换为十进制，以得到有效电容个数17，并将第1个电容组件12中的有效电容个数17的可变电容接第一电源，并输出第1个时钟信号。依次类推，第2个解码开关电路13根据第2个控制信号得到第2个控制字0111，将控制字转换为十进制，以得到有效电容个数15，并将第2个电容组件12中的有效电容个数15的可变电容接第一电源，并输出第2个时钟信号；第3个解码开关电路13根据第3个控制信号得到第3个控制字0111，将控制字转换为十进制，以得到有效电容个数15，并将第3个电容组件12中的有效电容个数15的可变电容接第一电源，并输出第3个时钟信号。

然后，继续循环执行各个检测电路02在各个相邻的时钟信号具有不同的电压极性的情况下，输出触发信号的步骤，直至各个计数器03的计数值同时达到预设值。

本发明实施例还提供一种单比特模数转换器（analog-to-digital converter，ADC）芯片，该单比特ADC芯片包括上述的可变延时时钟电路。

本发明实施例还提供一种电子设备，该电子设备包括上述的可变延时时钟电路。

本发明实施例通过包括时钟分配电路、n个检测电路、n个计数器、n个比较电路、n个逻辑电路； 第i个所述检测电路在第i个时钟信号和第i+1个时钟信号具有不同的电压极性的情况下，输出触发信号；第i个计数器对第i个检测电路输出的触发信号进行计数；第i个比较电路在n个计数器中任意一个计数器的计数值达到预设值时，对第i个计数器的计数值和第i+1个计数器的计数值进行比较，并根据比较结果输出第i个比较信号；第i个逻辑电路根据第i个比较信号更新第i个控制字，并根据更新后的第i个控制字输出第i个控制信号；时钟分配电路根据携带n个更新后的控制字的控制信号输出n个时钟信号；故提高了各个相邻的时钟信号的相位差的均匀性。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。