应用于数字峰值电流模buck的分段式DPWM电路

技术领域

本发明属于数模混合集成电路领域，具体涉及一种应用于数字峰值电流模buck的分段式DPWM电路。

背景技术

自从工业革命以来，电力和电子设备已经成为人们日常工作和生活中必不可少的重要组成部分。为了实现电子设备的稳定工作，必须提供稳定的电源供电。目前，开关电源技术具有高效、小巧、轻便等特点，在日常生活和工作中得到广泛的应用。

如今，根据反馈控制的实现方式不同，DC-DC开关电源可分为模拟开关电源，和数字开关电源。在DC-DC变换器中，模拟控制方式是通过无源器件(如电阻、电容等)产生模拟信号进行控制和处理的。虽然模拟开关电源的控制技术已经相对成熟，然而，某些关键参数，如转换器输出电压、输出电流和开关频率等，仍需要外部无源元件来确定。模拟控制电路结构较为复杂，需要使用大量元器件。高性能变换器需要复杂的拓扑结构，在模拟控制模式下需要更多的元器件，这使得电源的体积更大。且元件参数值一旦确定，修改较难，灵活性较差，开发周期长。由于存在温度漂移效应，元器件参数值随时间、温度和环境因素而波动，很容易对系统的稳定性和瞬态性能产生影响。

随着数字开关电源在电源管理领域中飞速发展，电子设备正逐步向集成度高、智能化和高频化的方向转变。在数字控制领域，已经涌现出一些新的控制方法，可用于解决模拟控制难以采用高级算法的问题。数字DC-DC已逐渐成为了学术界和工业界的热点。与模拟电源相比，数字电源具有抗干扰能力强，可靠性高，在线可编程能力，灵活性强，可移植性强等优点，因此数字电源广受工业界的青睐。虽然数字控制在电源领域有着明显的优势，但目前仍处于研究阶段，仍存在比如瞬态响应能力下降、成本较高等技术难点。综合考虑数字电源的优点和不足，当前数字电源的研究仍然是一个备受关注的热门课题。

数字环路控制主要包括两大模块：数字环路控制包括补偿控制DPID模块以及数字脉冲宽度调制DPWM模块。DPID模块作为学术界研究数字开关电源的热点之一，众多学者和机构对其进行了深入研究。目前，已经涌现出许多成熟的算法用于实现其基本功能，并在此基础上不断创新改进。而DPWM模块作为数字控制系统的另一个关键模块，其性能表现直接决定了整个控制环路的精确性。数字开关电源需要ADC模块采样输出信号，则需要ADC有较高的采样精度，为避免极限环振荡带来的环路不稳定的问题，数字脉冲宽度调制模块精度需要匹配ADC模块精度。当开关频率上升到兆赫兹时，对电路元器件，ADC采样模块，以及DPWM模块都有很大的挑战。

发明内容

发明目的：为了解决上述现有技术存在的问题，本发明提供了一种应用于数字峰值电流模buck的分段式DPWM电路。

技术方案：本发明提供了一种应用于数字峰值电流模buck的分段式DPWM电路，包括延迟粗调模块，延迟细调模块，或门以及补偿控制器，所述补偿控制器将ADC_V

进一步的，所述延迟粗调模块包括计数器-比较器型DPWM电路。

进一步的，所述延迟细调模块包括PLL单元，X个计数器-比较器型DPWM电路以及多位信号选择器；所述PLL单元用于对时钟信号进行时钟移相，第x个计数器-比较器型DPWM电路用于产生与第x路时钟信号对应的pwm

进一步的，所述计数器-比较器型DPWM电路包括计数器，第一比较器，第二比较器，以及SR触发器；将时钟信号输入至计数器，并将计数器的输出输入至第一比较器，第一比较器将计数器的输出信号与0进行比较，产生置位信号，并接入SR触发器的S端，第二比较器对ADC_V

进一步的，X＝16；PLL单元的个数为2，该两个PLL单元分别生成0°、22.5°、45°、67.5°、90°、112.5°、135°以及157.5°的时钟信号，将0°、22.5°、45°、67.5°、90°、112.5°、135°以及157.5°时钟信号的上升沿作依次为前八路时钟信号，将0°、22.5°、45°、67.5°、90°、112.5°、135°以及157.5°时钟信号的下降沿依次作为后八路时钟信号，

进一步的，根据如下公式中选择第n路pwm

其中，ΔD＝V

有益效果：本发明提出了一种应用于峰值电流模buck的分段式DPWM结构，可以实现高精度的DPWM架构，旨在避免DPWM模块精度与ADC精度不匹配带来的极限环振荡现象，提高系统稳定性。本发明提出的结构克服了传统的计数型DPWM缺点。现有的计数器-比较器型DPWM架构当精度较高时，其工作频率将成指数形式上升，同时带来较大的面积与功耗损失。此外，计数器-比较器型DPWM架构存在一定的关断延迟。本发明提出的分段式DPWM采用计数器和PLL移相相结合的方案，具有提高计数型DPWM线性度、分辨率的优势，以及PLL移相与DPWM架构简单的优势结合起来，利用分段的思想，设计应用于峰值电流模buck的高精度DPWM架构，在高精度与时钟频率的矛盾之间进行折中处理，并且电路设计并不复杂。

附图说明

图1为本发明的整体结构示意图。

图2为计数器-比较器型DPWM结构图。

图3为PLL并联生成移相时钟示意图。

图4为峰值电流模buck下DPWM信号工作波形图。

图5为分段式pwm信号生成图。

具体实施方式

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

如图所示，本发明提出一种高精度的分段式DPWM电路结构，包括第1级延迟粗调模块、第2级延迟细调模块、或门以及补偿控制器；所述补偿控制器将ADC_V

计数器-比较器DPWM电路的结构如图2所示，模块输入时钟的控制下，开关周期开始，计数器通过第一比较器与0比较，产生SR触发器S端的置位信号，从而产生pwm信号的上升沿。另一支路，补偿控制DPI模块输出的V

本发明设计的分段式DPWM架构的重要模块即为FPGA内部时钟管理单元PLL生成的时钟移相模块。如图3所示，本方案采用了两个PLL模块，分别生成0°、22.5°、45°、67.5°、90°、112.5°、135°、157.5°共8个时钟信号。如图中clk

本发明采用第i路时钟信号分别控制第i个计数器-比较器DPWM电路来生成pwm

选择信号n的计算：在对pwm信号进行时钟移相后，需要通过选择信号n来选择经时钟移相的一路pwm信号进行输出。选择信号n利用预测型延迟的思想，如图4所示。DPID的输出控制量V

ADC_V

ΔD＝V

延迟时间Δt如公式(2)所示，根据三角形几何原理，以及ADC模数转换关系得出。

Δt＝ΔD/(S

其中K

则选择信号n即利用复位信号cross信号置1后计算出的延迟误差Δt得出，，因此n信号无法立即应用在当前周期，需要延迟一周期处理。

下面示例应用于峰值电流模的buck的分段式DPWM架构。如图5所示，第0个DPWM模块下pwm

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。