控制晶体管的转换速率的电路

技术领域

本公开涉及诸如高电子迁移率晶体管(HEMT)和金属-绝缘体-半导体HEMT(MISHEMT)之类的晶体管，更具体地说，涉及用于控制这种晶体管的转换速率的电路的实施例。

背景技术

诸如氮化镓(GaN)基高电子迁移率晶体管(HEMT)和金属-绝缘体-半导体HEMT(MISHEMT)之类的III-V族半导体器件或其他III-V族半导体晶体管已成为射频(RF)和毫米波(mmWave)(例如，3-300GHz)无线应用的领先技术。由于低电容和跨导，这样的器件具有极快的切换速率。遗憾的是，这些快速切换速率可能导致振铃和更高阶谐波。在诸如电源之类的一些器件中，振铃和更高阶谐波会导致电磁干扰，这种干扰需要昂贵的滤波部件来使其最小化。

发明内容

本文公开了控制电路的实施例，该控制电路用于在切换期间控制诸如III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT)之类的晶体管的转换(slew)速率，特别是控制该晶体管的输出电压随时间的导数(dVout/dt)，以便最小化电磁干扰，从而最小化对昂贵滤波部件的需求。

这种控制电路的一个实施例可以包括衬垫、第一晶体管、电容器和第二晶体管。在该实施例中，所述第一晶体管可以是增强模式器件，并且，所述第二晶体管可以是耗尽模式器件。所述第一晶体管可以具有连接到地的第一源极区、第一漏极区，以及第一栅极。所述电容器可以具有连接到所述第一漏极区的第一板和与所述第一板相对的第二板。所述第二晶体管可以具有连接到所述第一栅极的第二源极区、连接到所述衬垫的第二漏极区，以及连接到所述第二板的第二栅极。

这种控制电路的另一实施例可以包括衬垫、第一晶体管、电容器和第二晶体管。在该实施例中，所述第一晶体管和所述第二晶体管都可以是增强模式器件。所述第一晶体管可以具有连接到地的第一源极区、第一漏极区，以及连接到所述衬垫的第一栅极。所述电容器可以具有连接到所述第一漏极区的第一板和与所述第一板相对的第二板。所述第二晶体管可以具有连接到地的第二源极区、连接到所述第一栅极的第二漏极区，以及连接到所述第二板的第二栅极。

这种控制电路的又一实施例可以包括衬垫、第一晶体管、电容器和第二晶体管。在该实施例中，所述第一晶体管和所述第二晶体管都可以是耗尽模式器件。所述第一晶体管可以具有第一源极区、第一漏极区，以及连接到所述衬垫的第一栅极。所述电容器可以具有连接到所述第一漏极区的第一板和与所述第一板相对的第二板。所述第二晶体管可以具有连接到地的第二源极区、连接到所述第一栅极的第二漏极区，以及连接到所述第二板的第二栅极，

附图说明

通过参考附图的以下详细描述，将更好地理解本公开，附图不一定按比例绘制，并且其中：

图1是示出用于在切换到导通状态期间控制增强模式III-V族半导体晶体管的转换速率的电路的实施例的电路图；

图2是示出用于在晶体管切换到关断状态期间控制增强模式III-V族半导体晶体管的转换速率的电路的实施例的电路图；以及

图3是示出用于在晶体管切换到导通状态期间控制耗尽模式III-V族半导体晶体管的转换速率的电路的实施例的电路图。

具体实施方式

如上所述，由于低电容和跨导，诸如GaN基HEMT和MISHEMT之类的III-V族半导体晶体管或其他III-V族半导体晶体管具有快速切换速率。遗憾的是，这些快速切换速率可能导致振铃和更高阶谐波。在诸如电源之类的一些器件中，振铃和更高阶谐波会导致电磁干扰，这种干扰需要昂贵的滤波部件来使其最小化。

鉴于上述情况，本文公开了控制电路的实施例，该控制电路用于在切换期间控制诸如GaN基HEMT或MISHEMT的III-V族半导体晶体管或者其他III-V族半导体晶体管的转换速率，特别是控制该晶体管的输出电压随时间的导数(dVout/dt)，以便最小化电磁干扰，从而最小化对昂贵滤波部件的需求。所公开的电路中的每一个可以包括第一晶体管(例如，诸如GaN基HEMT或MISHEMT之类的III-V族半导体晶体管)、电容器和第二晶体管。第一晶体管可以包括连接到用于接收脉宽调制(PWM)信号的衬垫的第一栅极、连接到电容器的第一板的第一漏极区，以及第一源极区。第二晶体管可以包括连接到电容器的第二板的第二栅极、第二漏极区，以及第二源极区，并且可以同时连接到衬垫和第一晶体管。如下面更详细地讨论的，第一和第二晶体管之间的连接可以根据第一晶体管是增强模式器件还是耗尽模式器件以及转换速率控制是用于导通状态切换还是关断状态切换而变化。

更具体地，图1是示出电路100的实施例的电路图，该电路100用于在晶体管具体地从关断状态到导通状态的切换期间控制诸如高电压增强模式GaN基HEMT或MISHEMT或其他III-V族半导体基HEMT和MISHEMT之类的高电压增强模式III-V族半导体晶体管的转换速率(即，dVout/dt)。

电路100可以包括输入/输出衬垫101(在本文中也称为衬垫或栅极衬垫)。衬垫101可以接收栅极控制信号。栅极控制信号例如可以是脉宽调制(PWM)信号，其在低电压(例如，0V或一些其他合适的低电压)和高电压(例如，7V或一些其他适合的高电压)之间振荡。

电路100可以包括第一晶体管110。第一晶体管110可以包括电连接到地的第一源极区112、第一漏极区113、位于第一源极区112和第一漏极区113之间的第一沟道区，以及与第一沟道区相邻的第一栅极111。该第一晶体管110例如可以是高电压N沟道增强模式III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT或一些其他III-V族半导体基HEMT或MISHEMT)。各种高电压N沟道增强模式GaN基HEMT和MISHEMT配置在本领域中是众所周知的，因此，为了使得读者关注所公开的实施例的显著方面，本说明书省略了其细节。然而，应当理解，将第一晶体管110和本文所讨论的任何其他晶体管描述为增强模式器件是指以下事实：晶体管通常处于关断状态，并且需要向其栅极施加正栅极电压来将晶体管切换到导通状态(即，导电状态)。

电路100还可以包括第二晶体管120。第二晶体管120可以包括电连接到第一晶体管110的第一栅极111的第二源极区122、电连接到衬垫101的第二漏极区123、位于第二源极区122和第二漏极区123之间的第二沟道区，以及与第二沟道区相邻的第二栅极121。该第二晶体管120例如可以是低电压N沟道耗尽模式器件。在一些实施例中，第二晶体管120可以是III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT或一些其他III-V族半导体HEMT或MISHEMT)。在其他实施例中，第二晶体管120可以是不同类型的晶体管(例如，互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)等，前提是这些器件与III-V族半导体器件集成在同一芯片上)。在任何情况下，各种低电压N沟道耗尽模式器件配置在本领域中是众所周知的，因此，为了使得读者关注所公开的实施例的显著方面，本说明书省略了其细节。然而，应当理解，将第二晶体管120和本文所讨论的任何其他晶体管描述为耗尽模式器件是指以下事实：晶体管通常处于导通状态(即，导电状态)，并且需要施加地电压或负栅极电压来将晶体管切换到关断状态。如下面关于电路100的操作更详细地讨论的，该第二晶体管120允许在衬垫101和第一晶体管110的第一栅极111之间插入阻抗，以便在必要时减缓第一栅极111上的电压上升。

电路100还可以包括电容器130。电容器130例如可以是高电压金属-氧化物-金属(MOM)电容器或一些其他合适的高电压电容器。电容器130可以具有第一导电板131、与第一导电板131相对并基本平行的第二导电板132，以及位于两个板131-132之间的电介质层。第一导电板131可以电连接到第一晶体管的第一漏极区113，以及第二导电板132可以电连接到第二晶体管120的第二栅极121。

电路100还可以包括并联连接在第二晶体管120的第二栅极121和地之间的第三晶体管170、电阻器160、电压箝位器(clamp)150和第四晶体管140。更具体地，第三晶体管170可以具有电连接到地的第三源极区172、电连接到第二晶体管120的第二栅极121的第三漏极区173、位于第三源极区和第三漏极区之间的第三沟道区，以及与第三沟道区相邻的第三栅极171。第三栅极171可以由反相脉宽调制信号(PWMBAR)(即，相对于PWM反相的另一栅极控制信号)控制。电阻器160例如可以是源自氮化铝镓(AlGaN)/GaN异质结构中的二维电子气层的电阻器。替代地，电阻器160可以是任何其他合适的电阻器，如氮化钽(TaN)电阻器、硅铬(SiCr)电阻器或多晶硅电阻器。第四晶体管140可以具有电连接到地的第四源极区142、电连接到第二晶体管120的第二栅极121的第四漏极区143、位于第四源极区和第四漏极区之间的第四沟道区，以及与第四沟道区相邻并且还电连接到第四漏极区143的第四栅极141。第三晶体管170和第四晶体管140例如都可以是N沟道增强模式器件(即，如上所述，通常处于关断状态)。在一些实施例中，第三晶体管170和第四晶体管140可以是III-V族半导体晶体管(例如，GaN基HEMT和/或MISHEMT或其他III-V族半导体基HEMT和/或MISHEMT)。在其他实施例中，它们可以是一些不同类型的晶体管(例如，CMOS晶体管、BJT等，前提是这些器件与III-V族半导体器件集成在同一芯片上)。电压箝位器150可以是负电压箝位器。例如，负电压箝位器可以包括两个或更多个堆叠的N沟道增强模式晶体管(例如，请参见晶体管151-153)，其中堆叠中的底部晶体管153的漏极区连接到地，堆叠中的顶部晶体管151的源极区连接到第二晶体管120的第二栅极121，并且堆叠中的每个晶体管的栅极连接到它们各自的漏极区。

在电路100中，如上所述，第二晶体管120允许在衬垫101和第一晶体管110的第一栅极111之间插入阻抗，以便在必要时，在将第一晶体管110切换到导通状态期间减缓第一栅极111上的电压上升。也就是说，不是将PWM直接施加到第一栅极111以使得第一栅极111上的电压上升对应于PWM从低到高的上升时间并且因此在第一晶体管110切换到导通状态时电压上升非常快，而是例如当dV/dt开始发生时可以采用由第二晶体管120产生的阻抗来减缓电压上升。具体地，操作可以在第一晶体管110处于关断状态、PWM低并且PWMBAR高的情况下开始。当PWM从低切换到高时，第二晶体管120将处于导通状态(即，导电)，并且将上拉第一晶体管110的第一栅极111上的栅极电压，从而将第一晶体管110切换到导通状态。最初，当第一晶体管110切换到导通状态时，在第一晶体管110的第一漏极区113上将存在负dVout/dt。这将会通过电容器130和电阻器160(其组合形成高通滤波器)耦合到第二晶体管120的第二栅极121，从而将第二晶体管120的第二栅极121上的栅极电压下拉到地电压以下。这进而将会使第二晶体管120去偏置，并由此增加衬垫101和第一晶体管110的第一栅极111之间的串联阻抗。衬垫101和第一晶体管110的第一栅极111之间阻抗的增加有效地减缓了负反馈回路中的dVout/dt。负反馈回路稳定以建立较慢的dVout/dt，直到第一晶体管110的第一漏极区113完全切换，之后第二晶体管120将再次完全导通。应当注意，在电路100中，如上所述，负电压箝位器150被配置为防止第一栅极111上的栅极电压下降到地电压以下太多，并且第四晶体管140被配置为在正dVout/dt期间防止第二晶体管120的第二栅极121跳变。

图2是示出电路200的实施例的电路图，该电路200用于在晶体管具体地从导通状态到关断状态的切换期间控制诸如高电压增强模式GaN基HEMT或MISHEMT或其他III-V族半导体基HEMT和MISHEMT之类的高电压增强模式III-V族半导体晶体管的转换速率(即，dVout/dt)。

电路200可以包括输入/输出衬垫201(在本文中也称为衬垫或栅极衬垫)。衬垫201可以接收栅极控制信号。栅极控制信号例如可以是脉宽调制(PWM)信号，其在低电压(例如，0V或一些其他合适的低电压)和高电压(例如，7V或一些其他适合的高电压)之间振荡。

电路200可以包括第一晶体管210。第一晶体管210可以包括电连接到地的第一源极区212、第一漏极区213、位于第一源极区212和第一漏极区213之间的第一沟道区，以及与第一沟道区相邻的第一栅极211。该第一晶体管210例如可以是高电压N型增强模式III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT或一些其他III-V族半导体基HEMT或MISHEMT)。如上关于图1的电路100所提及的，各种高电压N沟道增强模式GaN基HEMT和MISHEMT配置在本领域中是众所周知的，因此，为了使得读者关注所公开的实施例的显著方面，本说明书省略了其细节。

电路200还可以包括第二晶体管220。第二晶体管220可以包括电连接到地的第二源极区222、电连接到衬垫201和第一晶体管210的第一栅极211之间的节点的第二漏极区223、位于第二源极区222和第二漏极区223之间的第二沟道区，以及与第二沟道区相邻的第二栅极221。该第二晶体管220例如可以是低电压N沟道增强模式器件。在一些实施例中，第二晶体管220可以是III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT或一些其他III-V族半导体基HEMT或MISHEMT)。在其他实施例中，第二晶体管220可以是不同类型的晶体管(例如，互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)等，前提是这些器件与III-V族半导体器件集成在同一芯片上)。在任何情况下，各种低电压N沟道增强模式器件配置在本领域中是众所周知的，因此，为了使得读者关注所公开的实施例的显著方面，本说明书省略了其细节。

电路200还可以包括电容器230。电容器230例如可以是高电压金属-氧化物-金属(MOM)电容器或一些其他合适的高电压电容器。电容器230可以具有第一导电板231、第二导电板232，以及位于两个板231-232之间的电介质层。第一导电板231可以电连接到第一晶体管210的第一漏极区213，以及第二导电板232可以电连接到第二晶体管220的第二栅极221。

电路200还可以包括并联连接在第二晶体管220的第二栅极221和地之间的第三晶体管270、电阻器260、电压箝位器250和第四晶体管240。电路200还可以包括与第二晶体管并联连接的在第一晶体管210的第一栅极211和地之间的第五晶体管280。更具体地，第三晶体管270可以具有电连接到地的第三源极区272、电连接到第二晶体管220的第二栅极221的第三漏极区273、位于第三源极区和第三漏极区之间的第三沟道区，以及与第三沟道区相邻的第三栅极271。第三栅极271可以由PWM(即，在衬垫201处接收的相同信号)控制。电阻器260例如可以是源自AlGaN/GaN异质结构中的二维电子气层的电阻器。替代地，电阻器160可以是任何其他合适的电阻器，如氮化钽(TaN)电阻器、硅铬(SiCr)电阻器或多晶硅电阻器。第四晶体管240可以具有电连接到第二栅极221的第四源极区242、电连接到地的第四漏极区243、位于第四源极区和第四漏极区之间的第四沟道区，以及与第四沟道区相邻并且还电连接到第四漏极区243的第四栅极241。第五晶体管280可以包括连接到地的第五源极区282、连接到第一栅极211的第五漏极区283、位于第五源极区和第五漏极区之间的第五沟道区，以及与由PWMBAR控制的第五沟道区相邻的第五栅极281。第三晶体管270、第四晶体管240和第五晶体管280例如都可以是N沟道增强模式器件(即，如上所述，通常处于关断状态)。在一些实施例中，它们可以是III-V族半导体晶体管(例如，GaN基HEMT和/或MISHEMT或其他III-V族半导体基HEMT和/或MISHEMT)。在其他实施例中，它们可以是一些不同类型的晶体管(例如，CMOS晶体管、BJT等，前提是这些器件与III-V族半导体器件集成在同一芯片上)。电压箝位器250可以是正电压箝位器。例如，正电压箝位器可以包括两个或更多个堆叠的N沟道增强模式晶体管(例如，参见晶体管251-253)，其中堆叠中的底部晶体管253的源极区连接到地，堆叠中的顶部晶体管251的漏极区连接到第二晶体管220的第二栅极221，并且堆叠中的每个晶体管的栅极连接到它们各自的漏极区。

在电路200中，如上所述，第二晶体管220允许下拉在衬垫201和第一晶体管210的第一栅极211之间的节点，以便在必要时，在将第一晶体管210切换到关断状态期间减缓第一晶体管210的第一漏极区213上的正dVout/dt。具体地，操作可以在第一晶体管210处于导通状态、PWM高且PWMBAR低的情况下开始。当PWMBAR从低切换到高时，第五晶体管280(在本文中也称为主下拉晶体管)将切换到导通状态，从而下拉第一晶体管210的第一栅极211上的栅极电压。当第一栅极211上的栅极电压接近第一晶体管210的阈值电压(Vt)时，第一晶体管210将开始切换到关断状态，从而在第一漏极区213上产生正dVout/dt。该正dVout/dt将通过电容器230和电阻器260(其组合形成高通滤波器网络)耦合到第二晶体管220的第二栅极221。高通滤波器网络将升高第二栅极221上的栅极电压以导通第二晶体管220(本文中也称为次级或辅助下拉晶体管)。当第二晶体管220导通时，将在第一晶体管210的第一栅极211上存在附加下拉，这将在负反馈回路中进一步减缓第一漏极区213上的正dVout/dt。

图3是示出电路300的实施例的电路图，该电路300用于在晶体管具体地从关断状态到导通状态的切换期间控制诸如高电压耗尽模式GaN基HEMT或MISHEMT或其他III-V族半导体基HEMT和MISHEMT之类的高电压耗尽模式III-V族半导体晶体管的转换速率(即，dVout/dt)。

电路300可以包括输入/输出衬垫301(在本文中也称为衬垫或栅极衬垫)。衬垫301可以接收栅极控制信号。栅极控制信号例如可以是脉宽调制(PWM)信号，其在低电压(例如，0V或一些其他合适的低电压)和高电压(例如，7V或一些其他适合的高电压)之间振荡。

电路300可以包括第一晶体管310。第一晶体管310可以包括电连接到地的第一源极区312、第一漏极区313、位于第一源极区312和第一漏极区313之间的第一沟道区，以及与第一沟道区相邻的第一栅极311。该第一晶体管310例如可以是高电压N沟道耗尽模式III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT或一些其他III-V族半导体基HEMT或MISHEMT)。各种高电压N沟道耗尽模式GaN基HEMT和MISHEMT配置在本领域中是众所周知的，因此，为了使得读者关注所公开的实施例的显著方面，本说明书省略了其细节。

电路300还可以包括第二晶体管320。第二晶体管320可以包括电连接到地的第二源极区322、电连接到衬垫301和第一晶体管310的第一栅极311之间的节点的第二漏极区323、位于第二源极区322和第二漏极区323之间的第二沟道区，以及与第二沟道区相邻的第二栅极321。该第二晶体管320例如可以是低电压N沟道耗尽模式器件。在一些实施例中，第二晶体管320可以是III-V族半导体晶体管(例如，GaN基HEMT或MISHEMT或一些其他III-V族半导体基HEMT或MISHEMT)。在其他实施例中，第二晶体管320可以是不同类型的晶体管(例如，互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)等，前提是这些器件与III-V族半导体器件集成在同一芯片上)。在任何情况下，各种低电压N沟道耗尽模式器件配置在本领域中是众所周知的，因此，为了使得读者关注所公开的实施例的显著方面，本说明书省略了其细节。

电路300还可以包括电容器330。电容器330例如可以是高电压金属-氧化物-金属(MOM)电容器或一些其他合适的高电压电容器。电容器330可以具有第一导电板331、第二导电板332，以及位于两个板331-332之间的电介质层。第一导电板331可以电连接到第一晶体管310的第一漏极区313，并且第二导电板332可以电连接到第二晶体管320的第二栅极321。

电路300还可以包括并联连接在第二晶体管320的第二栅极321和地之间的第三晶体管370、电阻器360和电压箝位器350。电路300还可以包括串联连接在第一晶体管310和地之间的第四晶体管340。更具体地，第三晶体管370可以具有电连接到地的第三源极区372、电连接到第二晶体管320的第二栅极321的第三漏极区373、位于第三源极区和第三漏极区之间的第三沟道区，以及与第三沟道区相邻的第三栅极371。第三栅极371可以由PWMBAR(即，相对于在衬垫301处接收的栅极控制信号的反相栅极控制信号)控制。电阻器360例如可以是源自AlGaN/GaN异质结构中的二维电子气层的电阻器。替代地，电阻器160可以是任何其他合适的电阻器，如氮化钽(TaN)电阻器、硅铬(SiCr)电阻器或多晶硅电阻器。第四晶体管340可以具有电连接到地的第四源极区342、电连接到第一晶体管310的第一源极区312的第四漏极区343、位于第四漏极区和第四源极区之间的第四沟道区，以及由PWM控制的第四栅极341。第三晶体管370和第四晶体管340例如都可以是N沟道增强模式器件(即，如上所述，通常处于关断状态)。在一些实施例中，它们可以是GaN基HEMT和/或MISHEMT或其他III-V族半导体基HEMT和/或MISHEMT。在其他实施例中，它们可以是一些不同类型的晶体管(例如，CMOS晶体管、BJT等，前提是这些器件与GaN基器件集成在同一芯片上)。电压箝位器350可以是正电压箝位器。例如，正电压箝位器可以包括两个或更多个堆叠的N沟道增强模式晶体管(例如，参见晶体管351-353)，其中堆叠中的底部晶体管353的源极区连接到地，堆叠中的顶部晶体管351的漏极区连接到第二晶体管320的第二栅极321和电容器330的第二导电板332，并且堆叠中的每个晶体管的栅极连接到它们各自的漏极区。在电路300中，如上所述，第二晶体管320允许下拉在衬垫301和第一晶体管310的第一栅极311之间的节点，以便在必要时，在将第一晶体管310切换到导通状态期间减缓第一晶体管310的第一漏极区313上的负dVout/dt。具体地，操作可以在第一晶体管310处于关断状态、PWM低且PWMBAR高的情况下开始。在PWMBAR高的情况下，第三晶体管370将导通并且将下拉第二晶体管320的第二栅极321上的栅极电压。由于第二晶体管320的第二栅极321上的栅极电压保持为低，因此它将被完全导通，因为如上所述，在本实施例中，第二晶体管320具体地是耗尽模式器件。第二晶体管320的第二源极区322也为低，因为它连接到地。结果，第二晶体管提供从第一晶体管310的第一栅极311到地的低阻抗路径。此外，当PWM低且PWMBAR高(且第一晶体管310处于关断状态)时，第一晶体管310的第一源极区312将处于第一晶体管310的夹断电压(Vpinch)，因为如上所述，在本实施例中，第一晶体管310也是耗尽模式器件。随后，当PWM变高并且PWMBAR变低时，第四晶体管340将导通，从而将第一晶体管310的第一源极区312上的源极电压下拉到地。第一栅极311已经接地，并且由此，第一晶体管310(如上所述，其为耗尽模式器件)将导通，产生负dVout/dt。该负dVout/dt将通过电容器330和电阻器360(其组合形成高通滤波器网络)耦合，并将第二晶体管320(即，其他耗尽模式器件)的第二栅极321上的栅极电压下拉至其源极电压以下，以增加其阻抗。结果，第一晶体管310的米勒电容(Cgd)(即，第一晶体管310的第一漏极区313和第一栅极311之间的本征电容)将把第一栅极311上的栅极电压推到地以下，从而减缓负dVout/dt。利用这种配置，将建立负反馈回路以设置dVout/dt，并且一旦dVout/dt完成，这种效果将停止。

应该理解，在上述电路结构实施例中，半导体材料是指其导电特性可以通过掺杂杂质而改变的材料。这样的半导体材料包括例如硅基半导体材料(例如，硅、硅锗、碳化硅锗、碳化硅等)和III-V族半导体材料(也被称为III-V族化合物半导体)，该III-V族半导体材料是通过将诸如铝(Al)、镓(Ga)或铟(In)的III族元素与诸如氮(N)、磷(P)、砷(As)或锑(Sb)的V族元素组合获得的化合物(例如，GaN、InP、GaAs或GaP)。纯半导体材料，更具体地，没有为了增加导电性而掺杂杂质的半导体材料(即，未掺杂的半导体材料)在本领域中被称为本征半导体。为了增加导电性而掺杂有杂质的半导体材料(即，掺杂的半导体材料)在本领域中被称为非本征半导体，并且将比由相同基础材料制成的本征半导体导电性更强。也就是，非本征硅将比本征硅导电性更强；非本征硅锗将比本征硅锗导电性更强；以此类推。此外，应当理解，可以使用不同的杂质(即，不同的掺杂剂)来实现不同的导电类型(例如，P型导电性和N型导电性)，并且掺杂剂可以根据所使用的不同半导体材料而变化。例如，硅基半导体材料(例如，硅、硅锗等)通常掺杂有III族掺杂剂，例如硼(B)或铟(In)，以实现P型导电性，而硅基半导体材料通常掺杂有V族掺杂剂(例如砷(As)、磷(P)或锑(Sb))，以实现N型导电性。氮化镓(GaN)基半导体材料通常掺杂有镁(Mg)以实现P型导电性，以及掺杂有硅(Si)或氧以实现N型导电性。本领域技术人员还将认识到，不同的导电性水平将取决于给定半导体区域中掺杂剂的相对浓度水平。此外，当一个半导体区或层被描述为比另一半导体区或层处于更高的导电性水平时，它比另一半导体区或层更导电(电阻更小)；然而，当一个半导体区或层被描述为比另一半导体区或层处于更低的导电性水平时，它比另一半导体区或层的更不导电(电阻更大)。

应当理解，本文中使用的术语用于描述所公开的结构和方法，并不旨在限制。例如，如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。另外，如本文所使用的，术语“comprises(包括)”“comprising(包括)”、“includes(包含)”和/或“including(包含)”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组的存在或者添加。此外，如本文所使用的，当在图中取向和示出时，诸如“右”、“左”、“竖直”、“水平”、“顶部”、“底部”、“上部”、“下部”、“下方”、“之下”、“下伏”、“上方”、“上覆”、“平行”、“垂直”等的术语旨在描述相对位置(除非另有说明)，并且诸如“触及”、“直接接触”、“邻接”、“直接相邻”、“紧邻”等的术语旨在表示至少一个元素与另一个元素物理接触(没有其他元素分隔所述元素)。术语“横向”在本文中用于描述元素的相对位置，更具体地，当元素在图中取向和示出时，用于指示一个元素位于另一元素的侧面，而不是位于另一元素的上方或下方。例如，横向邻近另一元素定位的一元素将在另一元素的旁侧，横向紧邻另一元素定位的一元素将在另一元素的直接旁侧，横向围绕另一元素的一元素将与另一元素的外侧壁相邻并与之接界。以下权利要求中的所有装置或步骤加功能元素的对应结构、材料、动作和等效物旨在包括用于与具体要求保护的其他权利要求元素组合执行功能的任何结构、材料或动作。

已经出于说明的目的给出了本发明的各种实施例的描述，但是其并不旨在是穷举的或限于所公开的形式。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。这里使用的术语被选择为最好地解释实施例的原理、对市场上发现的技术的实际应用或技术改进，或者使本领域其他普通技术人员能够理解本文公开的实施例。