RF相邻堆叠的可变宽度

相关申请的交叉引用

本申请要求于2021年11月10日提交的题为“VARIABLE WIDTH FOR RFNEIGHBORING STACKS”的美国专利申请第17/523,816号的优先权，该美国专利申请的全部内容通过引用并入本文。

技术领域

本公开内容涉及集成电路设备，并且更具体地涉及用于在存在相邻堆叠时处理RF开关堆叠中的电压分布的方法和装置。

背景技术

如图1所示，开关堆叠(诸如其全部内容通过引用并入本文的US 6,804,502中所示的开关堆叠)中的FET两端的电压分布是不均匀的。顶部FET(图中的FET#32)通常比堆叠中的任何其他FET承受更大比例的总施加开关电压。因此，这样的承受压力最大的FET具有首先失效的趋势，从而致使其他FET以类似多米诺骨牌效应的方式失效。这样的电压分布不均等通常由寄生电容引起。解决此问题的已知方法是使堆叠的晶体管从底部至顶部逐渐变大，以代替或附加地在堆叠的晶体管之间增加离散电容。关于FET开关堆叠中的电容补偿，可以参考例如PCT公开申请WO 2008/133621，该PCT公开申请的全部内容通过引用并入本文。

发明内容

本申请描述了用于在存在相邻堆叠时处理RF开关堆叠中的电压分布的新的装置和方法，如在所附图中详细描述的。

根据第一方面，提供了一种集成电路，包括：第一堆叠，其包括从第一堆叠的底部FET至第一堆叠的顶部FET的堆叠式FET；以及第二堆叠，其包括从第二开关堆叠的底部FET至第二堆叠的顶部FET的堆叠式FET，第二堆叠与第一堆叠相邻，其中，第一堆叠或第二堆叠的每个FET具有在第一堆叠或第二堆叠的顶部至底部或底部至顶部方向上延伸的FET宽度，并且第一堆叠的顶部FET的FET宽度小于第一堆叠的底部FET的FET宽度。

根据第二方面，提供了一种集成电路，包括：第一堆叠，其包括从第一堆叠的底部FET至第一堆叠的顶部FET的堆叠式FET；以及第二堆叠，其包括从第二开关堆叠的底部FET至第二堆叠的顶部FET的堆叠式FET，第二堆叠与第一堆叠相邻，其中，第一堆叠或第二堆叠的每个FET具有在第一堆叠或第二堆叠的顶部至底部或底部至顶部方向上延伸的FET宽度，并且第一堆叠的顶部FET的FET宽度小于第一堆叠的至少第一下部FET的FET宽度。

根据第三方面，提供了一种处理FET的堆叠中电压不平衡的方法，包括：形成FET的堆叠，所述堆叠包括从堆叠的底部FET至堆叠的顶部FET的堆叠式FET，堆叠的每个FET具有在堆叠的顶部至底部方向上延伸的FET宽度，其中，FET的堆叠的顶部FET具有比FET的堆叠的底部FET的FET宽度小的FET宽度；以及将FET的堆叠靠近同一集成电路中的相邻FET堆叠放置。

在附图和以下描述中阐述了本发明的一个或更多个实施方式的细节。本发明的其他特征、目的和优点将根据说明书和附图以及权利要求书变得明显。

附图说明

图1示出了开关堆叠中的FET两端的现有技术电压分布。

图2示出了两个相邻开关堆叠的示意性表示，每个开关堆叠具有相同宽度的指状物。

图3示出了图3示出了当右侧堆叠处于导通或关断时具有恒定宽度的指状物的左侧堆叠的FET中的电压分布。

图4和图5示出了图2的右侧堆叠对图2的左侧堆叠的电容效应的定性说明。

图6示出了本公开内容的实施方式，其中设计左侧堆叠的方法包括减小顶部FET的宽度并增加底部FET的宽度。

图7示出了当右侧堆叠处于导通或关断时具有根据图6调整的宽度的FET中的电压分布。

具体实施方式

本公开内容对FET开关堆叠在存在相邻FET开关堆叠的情况下的行为进行处理。通过示例的方式，上述美国专利第6,804,502号的图3中示出了单刀单掷(SPST)开关的分流开关(37)和(38)可以彼此靠近地放置在同一芯片管芯上。

当两个FET开关堆叠彼此紧靠以施加足够的共面寄生电容从而影响设计中的两个FET开关中的一个或两个的电压分布时，这两个FET开关是“相邻的”。

图2示出了两个相邻FET开关堆叠的示例性示意性配置，其中堆叠的每个FET被表示为具有类似指状物配置的器件，为了清楚起见，每个FET示出了两个分支，每个分支具有多个垂直、南北方向的指状物。特别地，图2示出了每个开关堆叠三十二个FET，通常从顶部至底部按升序编号(FET#1是底部FET，并且FET#32是顶部FET)，每个FET指状物具有例如14um的恒定宽度w(图中每个指状物的垂直、南北方向的尺寸)。

面对相邻开关堆叠的问题，发明人已经在图2中右侧相邻开关堆叠的两种不同状况下对左侧开关堆叠的电压分布执行了评估，所述两种状况即在110V峰值RF信号下右侧开关堆叠导通和右侧开关堆叠关断的状况，其中每个开关堆叠具有32个FET，对于每个开关堆叠，每个FET的端子两端的电压理想地应该是110/32V＝约3.5V。观察到的电压分布在图3中示出，并且带来如下相关发现，即左侧开关堆叠的FET的电压分布基于右侧开关堆叠的导通/关断状态。相同的效果发生在基于左侧开关堆叠的导通/关断状态的右侧堆叠上。本公开内容将相对于左侧开关堆叠提供描述，将理解的是，其教导可以应用于左侧堆叠和右侧堆叠两者，从而使左侧开关堆叠和右侧开关堆叠的所得益处增加。

特别地，图3中的曲线(310)示出了当右侧堆叠导通时左侧堆叠的FET中的电压分布，而曲线(320)示出了当右侧堆叠关断时左侧堆叠的FET中的电压分布。虽然这两种电压分布具有与图1所示的分布的行为相似的行为，但是与右侧开关堆叠的导通状况相比，右侧开关堆叠的关断状况对左侧开关堆叠的电压分布具有不期望的结果。首先，当右侧开关堆叠处于关断状况时，左侧开关堆叠上的电压分布的方差要大得多。另外，与相邻堆叠的导通状况相比，在相邻堆叠的关断状况下，左侧开关堆叠中的上部FET在其端子两端经受的电压高得多。这种差异在左侧堆叠的上部FET(#32)中尤其明显，其中可以观察到约4.6V的电压(与右侧堆叠在导通状况下约4.1V的电压相比)。图3还示出了第三曲线(330)，其表示在理想状况下左侧堆叠的每个构成FET的漏极至源极击穿电压(BV)。可以容易地看出，在右侧相邻堆叠的关断状况下，不仅左侧堆叠的更多FET将经历高于BV的电压，而且这样的电压将远高于当相邻堆叠处于导通状况时对应的电压。

虽然每个FET堆叠对堆叠下方的接地平面展现已知的寄生电容(例如，在常规的绝缘体上硅SOI制造工艺中通过掩埋氧化物层)，该寄生电容在本公开内容中被称为Cpgnd，但是发明人已经观察到，两个堆叠的近距离也增加了相邻FET之间的共面寄生电容，该共面寄生电容在本公开内容中被称为Cpnbr，其行为不同于Cpgnd。

例如，考虑到左侧堆叠的FET#32，这样的FET具有i)与其右侧堆叠上的相邻FET#32的共面电容，以及ii)与右侧堆叠中的所有其他FET的共面电容。在指状物南北走向的情况下，相邻等效FET(在所讨论的情况下为FET#32)的寄生电容与指状物的宽度成比例。另外，Cpgnd也与指状物宽度成比例。

平行板电容器的行为不同于共面电容器。前者展现出电容C＝εA/d，而后者展现出与ln(W/S)成比例的电容C，其中W是每个共面板的宽度，并且S是它们的横向间隔。

再看图3，可以注意到，与关断相邻开关相比，通过接通相邻开关，左侧堆叠两端的电压分布得到改善。具体地，如上所述，图3示出了FET#32在其相邻FET#32导通的情况下两端电压几乎降低了0.5V，并且因此下部FET两端的电压降低更多。换句话说，相邻的导通FET为左侧堆叠的上部FET提供显著的电容性补偿，但其本身的存在使得这以下部FET为代价。

现在将参照图4和图5的示意性表示，其将提供右侧堆叠对左侧堆叠的电容效应的定性说明。

从图4开始，图4示出了处于导通状况的右侧堆叠(通过其Ron电阻表示右侧FET)，左侧堆叠的FET#32经受与其在右侧堆叠中的等效FET的共面电容(见图中顶部水平电容)以及与右侧堆叠中的下部FET的共面电容，如图中通过倾斜电容示意性示出的。由于右侧堆叠的每个导通FET的Ron电阻，就电容补偿而言，共面电容对左侧堆叠的上部FET最有效。对于左侧堆叠的下部FET，对地的串联电阻变得足够低使得这些较低FET的共面电容开始增加对地电容，从而使电容补偿效果恶化。因此，共面电容的存在对于较高的FET具有有益的电容补偿效果，而对于下部FET具有恶化的补偿效果。图3的图表证实了这一点，其示出了对于上部FET的约0.5V的改善和对于下部FET的约0.25V的降级。

除了设计中的右侧堆叠与左侧堆叠之间的共面电容(图4所示的水平电容和倾斜电容)之外，还存在相邻堆叠中从顶部FET至最低FET的“垂直”共面电容分量。由于这样的电容的ln(W/S)性质，相邻堆叠中从顶部FET至最低FET的“垂直”共面电容由于S值较大而较小，从而增加了顶部“水平”共面电容的相对影响。这样有效地将共面电容与相邻堆叠的FET#32并联，使其电容补偿和电压处理得以改善，同时将针对下部FET的共面电容接地，从而使这样的FET的电压处理能力降级。

特别地，相邻FET#32向左侧堆叠的FET#32提供电容补偿，其结果如图3可见，即，与FET#32的相邻者关断时相比，FET#32两端的电压在其相邻者导通时降低。对于左侧堆叠中的下部FET，RC时间常数差变小，并且相邻导通FET开始更像它们具有真实GND连接而不是并联S/D电容连接那样起作用，从而降低它们在左侧堆叠的下部FET处的电容补偿效果，并且最终增加至Cpgnd。这具有增加左侧堆叠的下部FET上的电压的效果，再次如图3可见。

因此，由于对接地平面的平行板寄生电容Cpgnd与共面寄生电容Cpnbr之间的行为差异，以及变化的对地RC时间常数，相邻开关堆叠相互提供实质的电容补偿，并且它们自然地使堆叠的顶部处的补偿电容增加并且使堆叠的底部处的对地寄生电容增加。

现在转向图5的示意性表示，相邻堆叠关断，并且由于与相邻堆叠的顶部FET的Coff电容串联，顶部水平共面寄生电容减小。该效应对于相邻堆叠中每个关断FET的所有Coff电容也成立。换句话说，处于关断状况的相邻堆叠的共面寄生电容仍然存在，但是与先前的导通情况相比降低了。此外，在这种情况下，由于与地串联的Coff电容的数量较大(对于FET#32是31个)，因此在堆叠的顶部处影响最大。这意味着当与相邻堆叠的关断状况相比时，相邻FET彼此之间的电容耦合效应减小。

换句话说，在关断情况下，i)Cpgnd占主导地位，ii)Cpnbr电容补偿降低，并且因此iii)左侧堆叠的顶部处的FET两端的电压降较高。总之，相邻堆叠的导通状况具有有益的电容性补偿效果，而关断状况则降低了这样的效果。

然而，如图2所示，相邻堆叠的关断状况超过FET BV值0.5V以上，并且相邻堆叠的导通状况仍然超过BV约0.2V。在这两种情况下，这样的设计都会失败。

当设计用于改善设计中的开关堆叠(如例如所附附图中示出的左侧开关堆叠)中的电压处理和分布的设备和方法时，可以应用上述观察结果。虽然可以使用传统的电容补偿(向顶部FET增加更多的电容)，但这样的解决方案消耗面积并且会增加复杂性和成本。

鉴于上述观察结果和要解决的问题，在存在相邻堆叠的情况下设计处于左侧的堆叠时要遵循的方法应该i)一方面使堆叠尽可能均匀地划分所施加的RF电压(例如110V峰值RF电压)的能力最大化，并且另一方面ii)在相邻开关堆叠的导通状况与关断状况之间进行折衷，以及iii)确保左侧开关堆叠的所有FET在右侧开关堆叠的两种状况下都在它们的击穿极限以下(即，图3中的曲线(330)以下)工作，其中假定在大多数应用(例如双SPST开关)中，相邻开关堆叠可以独立于左侧开关堆叠的状态而导通或关断。本公开内容提供了利用如上所述的相邻导通/关断FET的电容补偿机制的解决方案。

现在参照图6和图7。图6示出了本公开内容的实施方式，其中设计左侧堆叠的方法包括减小顶部FET的宽度并增加底部FET的宽度。如图7所示，通过调整设计中的FET的堆叠内不同FET的宽度w，可以使所有FET在它们的BV目标以下工作。在图6所示的示例实施方式中，FET的总宽度W(当与源自全部具有相同的单独宽度w的构成FET的14um×32的总宽度W相比时)通过具有不同宽度的FET指状物进行保持，并且不需要额外的电容器来提供足够的电容补偿。消除这样的额外的电容器是有利的，因为这可以节省面积、复杂性和成本。

如图7所示，通过增加底部FET的宽度并且减小顶部FET的宽度(如先前在图6中所示)，设计中的FET堆叠在导通(曲线710)和关断(曲线720)状况下都实现了期望的电压处理能力。图6所示的示例性曲线利用了共面电容对相邻FET堆叠的不同影响，即，上部FET经受正电容补偿效果，而下部FET经受负电容补偿效果。因此，通过使下部FET更宽，它们看到额外的对地电容Cpgnd以及来自Cpnbr的相关联的负电容补偿效果。因此，这些下部FET根据需要吸收更多的电压分压。减小上部FET的宽度w则会出现相反的组合，因为它们会在保持其Cpnbr的有益电容补偿效果的同时使其Cpgnd减小。此处指出，传统的电容补偿技术，即使顶部FET的宽度增加而不是减少，与根据本公开内容的解决方案的教示偏离。

由于下部FET处理更多的电压，因此上部FET必须释放该电压。回到图6所示的实施方式，在FET 8至12周围，看到最大w(在该图的实施方式中为15.5um)，其具有使相邻堆叠的负电容补偿效果最大化的效果，如可以在相邻堆叠的导通状况和关断状况下在图7中示出的FET 8至12的电压的相对增加中看到。

与图3相比，图6所示的宽度导致图7所示的电压降：对于相邻堆叠导通，FET#8上的电压从3.3V增加至3.6V，并且对于相邻堆叠关断，FET#8上的电压从3.1V增加至3.4V。最终结果是，对于相邻堆叠的导通状况和关断状况，所有FET都处于或低于(50mV以内)BV(参见图7的曲线(730))。

如果需要，对设计中的堆叠的每个FET的w进行额外的更细粒度的调整可以进一步调整或平滑响应并且/或者补偿满足图7所示的所有BV要求所需的最终50mV。此外，w的变化可以被选择为不同于图6所示的变化，同时仍然遵循使上部FET变窄并且使中部/下部FET变宽的总教导。

特别地，也可以从比图6中所示的确切分布量更一般的角度来看图6关于设计中的开关堆叠的宽度调整的分布的教导。例如，根据本公开内容的附加实施方式，堆叠的顶部三分之一FET中的每个FET可以被配置成具有比堆叠的底部三分之一FET中的每个FET的宽度小/窄的宽度。根据另一实施方式，堆叠的上半部分(参见例如图6中的FET#17至32)中的宽度分布可以被配置成在顶部至底部方向上为非递减的宽度分布，其中堆叠的上半部分的FET中的至少一个FET(例如FET#25)具有比堆叠的同一上半部分中的另一下部FET(例如FET#20)的宽度小的宽度。根据又一实施方式，堆叠的下半部分(参见例如图6中的FET#1至16)可以由FET的上部组(参见例如图6中的FET#8至16)和FET的下部组(参见例如图6中的FET#1至7)来表征，其中下半部分的上部组的FET在顶部至底部方向上具有非递减的宽度分布，其中下半部分的上部组的FET中的至少一个FET(例如FET#15)具有比下半部分的同一上部组中的另一下部FET(例如FET#10)的宽度小的宽度。另一方面，下半部分的下部组的FET可以被配置成在顶部至底部方向上具有非递增的宽度分布，其中下半部分的下部组的FET中的至少一个FET(例如FET#7)具有比下半部分的同一下部组中的另一下部FET(例如FET#3)的宽度大的宽度。在观察图6所示的宽度分布时，可以设计附加的、更一般化的、不太一般化的或不同一般化的实施方式。另外，尽管图6示出了以宽度的群集或集合(例如，对于FET#8至12宽度相同)布置的宽度，但是具有更平滑轮廓的替选实施方式是可能的，其中提供更少的群集、具有更少FET的群集或根本没有群集。

如本公开内容中所使用的，术语“射频”(RF)是指在约3kHz至约300GHz的范围内的振荡速率。该术语还包括无线通信系统中使用的频率。RF频率可以是电磁波的频率或者电路中的交流电压或电流的频率。

关于本公开内容中参考的附图，各个元件的尺寸不是按比例的；为了清楚或强调，一些尺寸已经被在垂直和/或水平方向上极大地放大。另外，对取向和方向(例如，“顶部”、“底部”、“上方”、“下方”、“横向”、“垂直”、“水平”等)的引用是相对于示例附图的，而不一定是绝对的取向或方向。

可以实现本发明的各种实施方式以满足各种规格。除非以上另有说明，否则对合适的分量值的选择是设计选择的问题。本发明的各种实施方式可以以任何合适的集成电路(IC)技术(包括但不限于MOSFET结构)来实现。可以使用基板和诸如绝缘体上硅(SOI)和蓝宝石上硅(SOS)的工艺来制造集成电路实施方式。除非以上另有说明，否则本发明的实施方式可以以其他晶体管技术，例如双极、BiCMOS、LDMOS、BCD、GaAs HBT、GaN HEMT、GaAs pHEMT和MESFET技术来实现。然而，本发明的实施方式在使用基于SOI或SOS的工艺来制造时或者在使用具有相似特性的工艺来制造时特别有用。使用SOI或SOS工艺制造CMOS使得电路具有低功耗、由于FET堆叠而在操作期间承受高功率信号的能力、良好的线性度以及高频操作(即，高达并超过300GHz的射频)。由于通常可以通过精心设计而使寄生电容保持低(或在最小值处，在所有单元上保持均匀，从而允许对其进行补偿)，因此单片IC实现方式特别有用。

根据特定规范和/或实现技术(例如，NMOS、PMOS或CMOS以及增强模式或耗尽模式晶体管器件)，可以调整电压电平并且/或者使电压和/或逻辑信号极性反转。可以根据需要例如通过调整设备尺寸、串联地“堆叠”部件(特别是FET)以承受更大的电压和/或使用多个并联的部件以处理更大的电流来对部件电压、电流和功率处理能力进行调整。可以在不显著地改变所公开的电路的功能的情况下增加另外的电路部件以增强所公开的电路的能力和/或提供另外的功能。

根据本发明的电路和设备可以被单独使用或与其他部件、电路和设备结合使用。本发明的实施方式可以被制造为集成电路(IC)，其可以被包封在IC封装和/或模块中，以使处理、制造容易和/或使性能提高。特别地，本发明的IC实施方式通常用于其中一个或更多个这样的IC与其他电路块(例如，滤波器、放大器、无源部件以及可能的附加IC)组合到一个封装中的模块。IC和/或模块则通常与其他部件组合，通常在印刷电路板上，以形成诸如蜂窝电话、膝上型计算机或电子平板的终端产品的一部分，或者形成可以在诸如交通工具、测试装备、医疗设备等各种产品中使用的更高级的模块。通过模块和组件的各种配置，这样的IC通常使得能够进行通常是无线通信的通信模式。

已经描述了本发明的许多实施方式。应当理解，可以在不脱离本发明的精神和范围的情况下进行各种修改。例如，上述步骤中的一些步骤可以是顺序无关的，并且因此可以以与所述顺序不同的顺序执行。此外，上述步骤中的一些可以是可选的。可以以重复、串行和/或并行的方式来执行关于以上标识的方法所描述的各种活动。

应当理解，前述描述旨在说明而非限制本发明的范围，该范围由所附权利要求的范围限定，并且其他实施方式在权利要求的范围内。特别地，本发明的范围包括所附权利要求书中阐述的一种或更多种处理、机器、制造或物质组成的任何和所有可行的组合。(注意，权利要求元素的括号里的标记是为了便于引用这样的元素，并且其本身不指示特定要求的排序或元素的列举；此外，可以在从属权利要求中重复使用这样的标记作为对附加元素的引用，而不被视为启用了互相冲突的标记序列)。