导航：首页> 电通信技术>半导体存储器装置及其制造方法

半导体存储器装置及其制造方法

文献发布时间：2023-06-19 09:44:49

技术领域

本公开总体上涉及一种半导体存储器装置及其制造方法，并且更具体地，涉及一种三维半导体存储器装置及其制造方法。

背景技术

半导体存储器装置可以包括具有多个存储器单元的存储器单元阵列。为了提高半导体存储器装置的集成度，可以将存储器单元三维地布置。与二维半导体存储器装置相比，由于各种原因，包括三维布置的存储器单元的三维半导体存储器装置可能具有复杂的制造工艺。

发明内容

根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：基板，该基板具有互补金属氧化物半导体(CMOS)电路；栅极堆叠结构，该栅极堆叠结构包括层间绝缘层和导电图案，所述层间绝缘层和导电图案在垂直方向上交替地堆叠在基板上；沟道结构，该沟道结构具有穿透栅极堆叠结构的第一部分和从第一部分的一端延伸的第二部分，第二部分延伸超出栅极堆叠结构；公共源极线，该公共源极线延伸以与栅极堆叠结构交叠，公共源极线围绕沟道结构的第二部分；存储器层，该存储器层设置在沟道结构的第一部分和栅极堆叠结构之间；以及位线，该位线连接到沟道结构的第一部分的另一端，该位线设置在基板和栅极堆叠结构之间。

根据本公开的另一方面，提供了一种制造半导体存储器装置的方法，该方法包括以下步骤：在第一基板上形成存储器单元阵列，其中，存储器单元阵列包括：栅极堆叠结构，该栅极堆叠结构包括层间绝缘层和导电图案，所述层间绝缘层和导电图案在垂直方向上交替堆叠；沟道结构，该沟道结构穿透栅极堆叠结构，该沟道结构的端部延伸到第一基板的内部；以及存储器层，该存储器层从沟道结构和栅极堆叠结构之间延伸到沟道结构的端部和第一基板之间；形成连接到存储器单元阵列的位线；去除第一基板，以使得存储器层暴露；去除存储器层的一部分，以使得沟道结构的端部暴露；以及形成围绕沟道结构的端部的公共源极线，该公共源极线延伸以与栅极堆叠结构交叠。

附图说明

图1是示出根据本公开的实施方式的半导体存储器装置的图。

图2是示出与图1所示的基板的第一区域交叠的存储器单元阵列的实施方式的截面图。

图3是示出图2所示的栅极堆叠结构的平面图。

图4是图2所示的区域A的放大截面图。

图5是示出与图1所示的基板的第二区域交叠的互连阵列的实施方式的截面图。

图6是图5所示的区域D的放大截面图。

图7和图8是示出沟道结构的各种实施方式的截面图。

图9和图10是示出公共源极线的实施方式的截面图。

图11是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。

图12A、图12B、图12C、图12D、图12E和图12F、图13、图14、图15、图16、图17以及图18A、图18B和图18C是示出根据本公开的实施方式的半导体存储器装置的制造方法的工艺的截面图。

图19是示出根据本公开的实施方式的存储器系统的配置的框图。

图20是示出根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

这里公开的结构或功能描述仅是说明性的，以用于描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可以以各种形式来实现，并且不能被解释为限于这里阐述的实施方式。

在下文中，将参照附图在下面描述实施方式的各种示例。这里参照作为实施方式(和中间结构)的各种示例的示意图的截面图描述实施方式的各种示例。由此，例如由于制造技术和/或公差而导致的相对于示图的形状的变化是可以预期的。因此，实施方式不应被解释为限于这里示出的区域的特定形状，而是可以包括例如由制造引起的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。还应理解，当一层被称为在另一层或基板“上”时，它可以直接在另一层或基板上，或者也可以存在中间层。还应理解，当一种结构被称为在另一结构或基板“上”时，它可以直接在另一结构或基板上，或者也可以存在中间结构。应理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或联接到另一元件或层，或者也可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上、“直接连接到”、“直接接触”或“直接联接到”另一元件或层时，则不存在中间元件或层。

实施方式提供了一种能够简化半导体存储器装置的制造工艺和制造方法的半导体存储器装置。

图1是示出根据本公开的实施方式的半导体存储器装置的图。

参照图1，半导体存储器装置可以包括基板10、第一线阵列L1A、存储器单元阵列MCA、互连阵列ICA和第二线阵列L2A。

基板10可以包括与存储器单元阵列MCA交叠的第一区域R1和与互连阵列ICA交叠的第二区域R2。

第一线阵列L1A可以与基板10交叠，并且在垂直方向上与基板10间隔开。第一线阵列L1A可以包括以彼此相等的水平设置并且由相同的导电材料制成的多条第一线。第一线可以包括连接到存储器单元阵列MCA的多条位线和连接到互连阵列ICA的多条连接线。

存储器单元阵列MCA和互连阵列ICA可以被设置在第一线阵列L1A上。

存储器单元阵列MCA可以包括与第一线阵列L1A的位线连接的多个存储器单元串STR。存储器单元串STR中的每一个可以包括串联连接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。每个存储器单元串STR可以连接到与其相对应的漏极选择线DSL、源极选择线SSL和字线WL。漏极选择线DSL可以用作漏极选择晶体管DST的栅极，源极选择线SSL可以用作源极选择晶体管SST的栅极，并且每个字线WL可以用作与其相对应的存储器单元MC的栅极。

互连阵列ICA可以包括平行于存储器单元串STR延伸的多个垂直接触插塞。每个垂直接触插塞可以由导电材料形成，并且可以连接到第一线阵列L1A的连接线中的与其对应的连接线。

第二线阵列L2A可以与存储器单元阵列MCA和互连阵列ICA交叠。第二线阵列L2A可以包括公共源极线。公共源极线可以连接到存储器单元阵列MCA。公共源极线可以与互连阵列ICA的至少一个垂直接触插塞连接。公共源极线可以形成为诸如网格型结构和线型结构的各种结构。

图2是示出与图1所示的基板10的第一区域R1交叠的存储器单元阵列MCA的实施方式的截面图。

参照图2，参照图1描述的存储器阵列单元MCA可以包括：由狭缝SI隔开的栅极堆叠结构GST、穿透栅极堆叠结构GST的沟道结构CH、以及沿着每一个沟道结构CH的侧壁延伸的存储器层ML。

栅极堆叠结构GST可以在垂直方向D3上与基板10的第一区域R1间隔开。每一个栅极堆叠结构GST可以在与垂直方向D3相交的平面上在第一方向D1和第二方向D2上延伸。在第一方向D1上延伸的线和在第二方向D2上延伸的线可以彼此相交。在一种实施方式中，在第一方向D1上延伸的线和在第二方向D2上延伸的线可以彼此正交。

每一个栅极堆叠结构GST中可以包括由狭缝SI限定的侧壁。狭缝SI可以在垂直方向D3上延伸。

图3是示出图2所示的栅极堆叠结构GST的平面图，并且示出了沿着图2所示的线I-I’截取的每个栅极堆叠结构GST的截面。

参照图3，狭缝SI可以具有在第二方向D2上延伸的直线形状。然而，本公开不限于此。例如，缝隙SI可以形成为在第二方向上延伸的诸如Z字形和波浪形的各种形状。

每一个栅极堆叠结构GST可以被多个沟道结构CH穿透。多个沟道结构CH可以布置成Z字形。然而，本公开不限于此。例如，多个沟道结构CH可以布置成矩阵结构。

再次参照图2，侧壁绝缘层23可以形成在每一个栅极堆叠结构GST的侧壁上。

每一个沟道结构CH的一端可以连接到公共源极线CSL。公共源极线CSL是参照图1描述的第二线阵列L2A的一部分，并且可以延伸以与栅极堆叠结构GST交叠。沟道结构CH可以比栅极堆叠结构GST更加突出，并且可以延伸到公共源极线CSL的内部。公共源极线CSL可以由保护绝缘层95覆盖。保护绝缘层95可以包括氧化物层。

每一个沟道结构CH的另一端可以连接到与其相对应的位线41A。位线41A是参考图1描述的第一线阵列L1A的一部分，并且可以在第一方向D1上延伸。

第一绝缘层21、第二绝缘层25和第三绝缘层27可以设置在位线41A与栅极堆叠结构GST之间。第一绝缘层21可以围绕与位线41A相邻的每一个沟道结构CH的下端。第一绝缘层21可以延伸以与栅极堆叠结构GST交叠。第一绝缘层21可以被狭缝SI穿透。侧壁绝缘层23可以延伸到第一绝缘层21的侧壁上。第二绝缘层25可以填充狭缝SI，并且延伸以覆盖第一绝缘层21的表面。第三绝缘层27可以设置在第二绝缘层25和位线41A之间。然而，本公开不限于此。例如，可以省略第一绝缘层至第三绝缘层21、25和27中的至少一个。

位线41A可以经由第一接触插塞31A连接到与其对应的沟道结构CH。第一接触插塞31A可以由穿透第二绝缘层25和第三绝缘层27的导电材料形成，并且可以与位线41A和与其对应的沟道结构CH接触。

可以沿着与位线41A和公共源极线CSL连接的每个沟道结构CH定义参照图1描述的存储器单元串STR。区域A代表存储器单元串的纵向截面结构。

图4是图2所示的区域A的放大截面图。

参照图4，栅极堆叠结构GST可以包括在垂直方向D3上交替堆叠的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn中的每个可以包括诸如掺杂硅层、金属层和金属硅化物层的各种导电材料和屏障层，并且可以包括两种或更多种导电材料。例如，导电图案CP1至CPn中的每一个可以包括钨和围绕钨的表面的氮化钛层(TiN)。钨是低电阻的金属，并且可以减小导电图案CP1至CPn的电阻。氮化钛层(TiN)是屏障层，并且可以防止钨和层间绝缘层ILD之间的直接接触。

导电图案CP1至CPn中的与公共源极线CSL相邻的第n导电图案CPn可以用作参照图1描述的源极选择线SSL。导电图案CP1至CPn中的与图2所示的位线41A相邻的第一导电图案CP1可以用作参照图1描述的漏极选择线DSL。然而，本公开不限于此。例如，可以将与公共源极线CSL相邻并且连续堆叠的两个或更多个导电图案用作源极选择线，并且可以将与图2所示的位线41A相邻并且连续堆叠的两个或更多个导电图案用作漏极选择线。设置在彼此相邻的源极选择线和漏极选择线之间的导电图案(例如，CP2至CPn-1)可以用作参照图1描述的字线WL。

沟道结构CH可以包括第一部分P1A和第二部分P2A。第一部分P1A可以被定义为沟道结构CH的穿透栅极堆叠结构GST的部分。第一部分P1A可以延伸到图2所示的第一绝缘层21的内部。第二部分P2A可以被定义为沟道结构CH的比栅极堆叠结构GST更加朝向公共源极线CSL突出的部分。在一种实施方式中，沟道结构CH具有穿透栅极堆叠结构GST的第一部分P1A和从第一部分P1A的一端延伸的第二部分P2A，第二部分P2A延伸超过栅极堆叠结构GST。第二部分P2A可以被公共源极线CSL围绕。第一部分P1A的直径WA可以大于第二部分P2A的直径WB。

沟道结构CH的侧壁可以由存储器层ML围绕。存储器层ML可以设置在第一部分P1A与栅极堆叠结构GST之间，并且可以在第一部分P1A和图2所示的第一绝缘层21之间延伸。存储器层ML可以包括从第一部分P1A的侧壁朝向栅极堆叠结构GST堆叠的隧道绝缘层TI、数据存储层DL和阻挡绝缘层BI。隧道绝缘层TI可以包括电荷可以隧穿通过的硅氧化物。数据存储层DL可以由电荷俘获层形成。例如，电荷俘获层可以包括硅氮化物。阻挡绝缘层BI可以包括能够阻挡电荷的氧化物。数据存储层DL可以由除电荷俘获层之外的各种材料形成。例如，数据存储层DL可以由包括导电纳米点的材料层形成，可以由相变材料层形成，或者可以由用于浮栅的材料层形成。根据要实现的单元的结构，可以在隧道绝缘层TI和阻挡绝缘层BI之间以各种形式形成数据存储层DL。

沟道结构CH可以包括沟道层CL、芯绝缘层CO和掺杂半导体层DS。沟道层CL可以形成为中空型。芯绝缘层CO和掺杂半导体层DS可以设置在沟道结构CH的中央区域中。掺杂半导体层DS可以设置在芯绝缘层CO和图2所示的位线41A之间。在一种实施方式中，掺杂半导体层DS可以与图2所示的第一接触插塞31A接触，并填充沟道层CL的中央区域。沟道层CL可以在掺杂半导体层DS和存储器层ML之间以及在芯绝缘层CO和存储器层ML之间延伸。沟道层CL的一部分可以延伸到公共源极线CSL的内部，以构成沟道结构CH的第二部分P2A。沟道层CL的构成第二部分P2A的部分可以与公共源极线CSL直接接触。换句话说，沟道层CL的构成第二部分P2A的部分可以设置在公共源极线CSL和芯绝缘层CO之间。

沟道结构CH不限于附图中所示的示例。例如，沟道结构CH可以包括被嵌入在沟道结构CH的中央区域中的嵌入型沟道层，并且可以省略芯绝缘层CO。

沟道层CL用作与其对应的存储器单元串的沟道区域。沟道层CL可以由半导体材料形成。在一种实施方式中，沟道层CL可以包括硅层。导电类型掺杂剂可以分布在沟道层CL的两端。例如，导电类型掺杂剂可以分布在区域B和区域C中所指示的沟道层CL的两端。区域B包括沟道层CL的与公共源极线CSL相邻的一端，并且区域C包括沟道层CL的与掺杂半导体层DS相邻的另一端。导电类型掺杂剂可以包括用于结的n型掺杂剂。导电类型掺杂剂可以包括反向掺杂(counter-doped)的p型掺杂剂。

根据上述结构，可以在沟道结构CH和用作字线的导电图案(例如，CP2至CPn-1)的相交部分处定义存储器单元，可以在沟道结构CH和用作漏极选择线的导电图案(例如，CP1)的相交部分处定义漏极选择晶体管，并且可以在沟道结构CH和用作源极选择线的导电图案(例如，CPn)的相交部分处定义源极选择晶体管。存储器单元通过沟道结构CH而在漏极选择晶体管和源极选择晶体管之间串联连接，以构成参照图1描述的存储器单元串STR。

返回参照图2，可以在垂直方向D3上形成比沟道结构CH短的存储器层ML。

位线41A可以通过第一绝缘结构51和第二绝缘结构81与基板10间隔开。第一绝缘结构51可以包括两个或更多个绝缘层。在一种实施方式中，第一绝缘结构51可以包括堆叠在位线41A和第二绝缘结构81之间的绝缘层51A至51D。第二绝缘结构81可以包括两个或更多个绝缘层。在一种实施方式中，第二绝缘结构81可以包括堆叠在基板10和第一绝缘结构51之间的绝缘层81A至81D。

基板10可以包括互补金属氧化物半导体(CMOS)电路。基板10可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延膜。

CMOS电路可以包括构成用于驱动存储器单元阵列的外围电路的多个晶体管TR。多个晶体管TR可以包括NMOS晶体管和PMOS晶体管。晶体管TR可以设置在基板10的由隔离层13划分的有源区域上。每一个晶体管TR可以包括设置在与其对应的有源区域上的栅极绝缘层17和栅极19，并且可以包括在栅极19的两侧处的有源区域中形成的结15a和结15b。结15a和结15b可以包括导电类型掺杂剂。例如，根据要实现的晶体管的特性，结15a和结15b中包括的导电类型掺杂剂可以包括n型掺杂剂和p型掺杂剂中的至少一种。

CMOS电路的晶体管TR可以经由第一连接结构C1和第二连接结构C2电连接到参照图1描述的存储器单元阵列MCA。参照图1描述的互连阵列ICA可以用于COMS电路的晶体管TR与存储器单元阵列MCA之间的电连接的目的。

图5是示出与图1所示的基板10的第二区域R2交叠的互连阵列ICA的实施方式的截面图。

参照图5，参照图1描述的互连阵列ICA可以包括虚拟堆叠结构DM和穿透虚拟堆叠结构DM的垂直接触插塞VCT。

虚拟堆叠结构DM可以与基板10的第二区域R2交叠，并且可以设置在与参照图2描述的栅极堆叠结构GST的水平基本相等的水平。虚拟堆叠结构DM可以由延伸以与垂直接触插塞VCT连接的公共源极线CSL覆盖。虚拟堆叠结构DM可以设置在公共源极线CSL和连接线41B之间。

连接线41B是参照图1描述的第一线阵列L1A的一部分。连接线41B可以设置在与参照图2描述的位线41A的水平基本相等的水平，并且可以与位线41A由相同的导电材料形成。参照图2描述的第一绝缘层21、第二绝缘层25和第三绝缘层27可以在虚拟堆叠结构DM和连接线41B之间延伸。

垂直接触插塞VCT可以穿透虚拟堆叠结构DM。垂直接触插塞VCT可以延伸到公共源极线CSL的内部，并且可以穿透第一绝缘层21和第二绝缘层25。垂直接触插塞VCT可以经由穿透第三绝缘层27的第二接触插塞31B而连接到连接线41B。在另一实施方式中，垂直接触插塞VCT可以延伸以与连接线41B直接接触。垂直接触插塞VCT可以由各种导电材料形成。垂直接触插塞VCT的延伸到公共源极线CSL的内部的局部长度可以与沟道结构(图2所示的CH)的延伸到公共源极线CSL的内部的局部长度相同或不同。

参照图2描述的第一绝缘结构51的绝缘层51A至51D和第二绝缘结构81的绝缘层81A至81D可以在基板10的第二区域R2与连接线41B之间延伸。

参照图2描述的保护绝缘层95可以延伸以覆盖图5所示的公共源极线CSL和虚拟堆叠结构DM。

构成CMOS电路的其他晶体管TR可以设置在基板10的第二区域R2中。在一种实施方式中，放电晶体管(discharge transistor)DIS可以设置在基板10的第二区域R2中。

参照图2和图5，每一个第一连接结构C1可以包括被嵌入在第一绝缘结构51中的各种导电图案61、63、65、67、69和71。每一个第二连接结构C2可以连接到构成CMOS电路的晶体管TR中的与其相对应的一个晶体管。每一个第二连接结构C2可以包括被嵌入在第二绝缘结构81中的各种导电图案83、85、87、89、91和93。第一连接结构C1和第二连接结构C2中的每一个的结构不限于图2和图5所示的示例，并且可以进行各种修改。

每一个第一连接结构C1可以包括第一接合金属71，并且每一个第二连接结构C2可以包括第二接合金属93。第一接合金属71和第二接合金属93可以被布置为彼此面对，并且可以彼此附接。

返回参照图5，放电晶体管DIS可以经由与放电晶体管DIS相对应的第二连接结构C2和第一连接结构C1连接到连接线41B。连接线41B、第二接触插塞31B和垂直接触插塞VCT可以将放电晶体管DIS连接到公共源极线CSL。

图6是图5所示的区域D的放大截面图。

参照图6，虚拟堆叠结构DM可以包括在垂直方向上交替堆叠的虚拟层间绝缘层ILD’和牺牲层SA1至SAn。虚拟层间绝缘层ILD’可以设置在与图4所示的层间绝缘层ILD的水平基本相等的水平。牺牲层SA1至SAn可以设置在与图4所示的导电图案CP1至CPn的水平基本相等的水平。

层间绝缘层ILD和虚拟层间绝缘层ILD’可以由相同的材料层形成。牺牲层SA1至SAn可以由具有与层间绝缘层ILD和虚拟层间绝缘层ILD’的蚀刻速率不同的蚀刻速率的材料形成。例如，层间绝缘层ILD和虚拟层间绝缘层ILD’可以包括硅氧化物，并且牺牲层SA1至SAn可以包括硅氮化物。

虚拟堆叠结构DM不限于图6所示的示例。例如，虚拟堆叠结构DM可以包括在垂直方向上交替堆叠的虚拟层间绝缘层和虚拟导电图案。虚拟导电图案可以设置在与图4所示的导电图案CP1至CPn的水平基本相等的水平，并且可以与图4所示的导电图案CP1至CPn由相同的导电材料形成。当虚拟堆叠结构DM包括虚拟导电图案时，穿透虚拟堆叠结构DM的垂直接触插塞VCT的侧壁可以由绝缘材料围绕。

图7和图8是示出沟道结构的各种实施方式的截面图。图7和图8所示的栅极堆叠结构GST和存储器层ML与参照图2和图4描述的栅极堆叠结构GST和存储器层ML基本相似。在一种实施方式中，栅极堆叠结构GST可以包括在垂直方向上交替堆叠的层间绝缘层和导电图案。

参照图7，沟道结构CHb可以包括穿透栅极堆叠结构GST的第一部分P1B和从第一部分P1B的端部延伸到公共源极线CSLb的内部的第二部分P2B。

存储器层ML可以围绕沟道结构CHb的第一部分P1B，并且存储器层ML可以包括隧道绝缘层TI、数据存储层DL和阻挡绝缘层BI。

沟道结构CHb的第二部分P2B可以具有与第一部分P1B的侧壁SW1在一条直线上对齐的侧壁SW2。插入到公共源极线CSLb中的第二部分P2B的直径WC可以大于图4所示的第二部分P2A的直径WB。

参照图8，沟道结构CHc可以包括穿透栅极堆叠结构GST的第一部分P1C和从第一部分P1C的端部延伸到公共源极线CSLc的内部的第二部分P2C。

沟道结构CHc的第一部分P1C可以由包括隧道绝缘层TI、数据存储层DL和阻挡绝缘层BI的存储器层ML围绕。

沟道结构CHc的第二部分P2C可以具有朝向公共源极线CSLc成圆形(rounded)的形状。例如，沟道结构CHc的第二部分P2C可以形成为球形。第二部分P2C所插入的被定义在公共源极线CSLc中的凹形部分可以形成为圆形形状。在一种实施方式中，沟道结构CHc的凸形形状的第二部分P2C可以延伸超过沟道结构CHc的第一部分P1C，并且该凸形形状的第二部分P2C由位于公共源极线CSLc中的凹形部分定义。

图2、图4、图5和图6中的每一个所示的公共源极线CSL，图7所示的公共源极线CSLb和图8所示的公共源极线CSLc可以包括金属。在一种实施方式中，公共源极线CSL、CSLb和CSLc中的每一个可以包括屏障层和金属层。可以形成屏障层以防止金属层和与其对应的沟道结构之间的直接接触，并防止金属扩散到沟道结构中。例如，屏障层可以包括氮化钛层等。金属层可以包括诸如铝的各种金属。

图9和图10是示出公共源极线CSL’的实施方式的截面图。图9示出公共源极线CSL’的与栅极堆叠结构GST交叠的部分，并且图10示出公共源极线CSL’的与虚拟堆叠结构DM交叠的另一部分。图9所示的栅极堆叠结构GST与参照图2和图4描述的栅极堆叠结构GST相同，并且图10所示的虚拟堆叠结构DM与参照图5和图6描述的虚拟堆叠结构DM相同。

参照图9和图10，公共源极线CSL’可以包括与沟道结构CH和垂直接触插塞VCT直接接触的源极侧掺杂半导体层SE和设置在源极侧掺杂半导体层SE的表面上的金属层MT。尽管在附图中未示出，但是可以在金属层MT与源极侧掺杂半导体层SE之间进一步形成诸如氮化钛层(TiN)的屏障层。金属层MT可以包括诸如铝的各种金属。

公共源极线CSL’和沟道结构CH之间的粘接可以通过源极侧掺杂半导体层SE来增强。源极侧掺杂半导体层SE可以包括n型掺杂剂和p型掺杂剂中的至少一种。

金属层MT可以经由源极侧掺杂半导体层SE连接到沟道结构CH和垂直接触插塞VCT。

图11是示意性地示出根据本公开的实施方式的半导体存储器装置的制造方法的流程图。

参照图11，半导体存储器装置的制造方法可以包括以下步骤：步骤S1A，在第一基板上形成存储器单元阵列、第一线阵列和第一连接结构；步骤S2A，在第二基板上形成CMOS电路和第二连接结构；步骤S3，使第一连接结构和第二连接结构彼此附接；步骤S5，去除第一基板；步骤S7，注入导电类型掺杂剂；步骤S9，暴露存储器单元阵列的沟道结构；以及步骤S11，形成连接到沟道结构的公共源极线。

图12A至图12F、图13至图17以及图18A至图18C是示出根据本公开的实施方式的半导体存储器装置的制造方法的工艺的截面图。

图12A至图12F是示出图11所示的步骤S1A的实施方式的截面图。

参照图12A，步骤S1A可以包括以下步骤：在包括单元区域Ra和互连区域Rb的第一基板101上交替堆叠第一材料层111和第二材料层113。

第一基板101可以由具有与第一材料层111和第二材料层113的蚀刻速率不同的蚀刻速率的材料形成。例如，基板101可以包括硅。

在一种实施方式中，第一材料层111可以是用于参照图4描述的层间绝缘层ILD和参照图6描述的虚拟层间绝缘层ILD’的绝缘材料。第二材料层113是用于参照图6描述的牺牲层SA1至SAn的材料，并且可以是具有与参照图4描述的层间绝缘层ILD和参照图6描述的虚拟层间绝缘层ILD’的蚀刻速率不同的蚀刻速率的材料。例如，第一材料层111可以包括硅氧化物，并且第二材料层113可以包括硅氮化物。以下附图示出了一种实施方式，其中，第一材料层111由绝缘材料形成，并且第二材料层113由牺牲层形成，但是本公开不限于此。第一材料层111和第二材料层113的性质可以被不同地修改。例如，第一材料层111可以是用于参照图4描述的层间绝缘层ILD和参照图6描述的虚拟层间绝缘层ILD’的绝缘材料，并且第二材料层113可以是用于参照图4描述的导电图案CP1至CPn的导电材料。

参照图12B，可以在第一材料层111和第二材料层113的堆叠结构上形成包括第一开口125的第一掩模图案121。随后，可以通过第一掩模图案121的第一开口125形成穿透第一材料层111和第二材料层113的沟道孔115。沟道孔115可以延伸到第一基板101的单元区域Ra的内部。可以根据用于形成沟道孔115的蚀刻材料以各种形状形成沟道孔115。

在一种实施方式中，可以使用第一蚀刻材料形成沟道孔115。第一材料层111和第二材料层113针对第一蚀刻材料的蚀刻速度可以比第一基板101针对第一蚀刻材料的蚀刻速度更快。结果，沟道孔115的延伸到第一基板101的内部的端部的宽度W1可以形成为比沟道孔115的穿透第一材料层111和第二材料层113的主要区域的宽度W2窄。

在另一实施方式中，形成沟道孔115的步骤可以包括使用上述第一蚀刻材料执行蚀刻工艺的步骤以及通过使用用于各向同性地蚀刻第一基板101的第二蚀刻材料来加宽沟道孔115的端部的宽度的步骤。沟道孔115的端部可以通过各向同性蚀刻而形成为各种结构。例如，沟道孔115的端部可以具有如图7或图8所示的各种结构。

参照图12C，可以在沟道孔115中形成存储器层137和沟道结构147A。沟道结构147A的侧壁和沟道结构147A的延伸到第一基板101的内部的端部可以由存储器层137围绕。

形成存储器层137的步骤可以包括在沟道孔115的表面上依次堆叠阻挡绝缘层135、数据存储层133和隧道绝缘层131的步骤。阻挡绝缘层135、数据存储层133和隧道绝缘层131可以包括与参照图4描述的阻挡绝缘层BI、数据存储层DL和隧道绝缘层TI的材料相同的材料。存储器层137可以形成为内衬(liner)形状，并且沟道孔115的中央区域可以由存储器层137限定。

形成沟道结构147A的步骤可以包括在存储器层137的表面上形成沟道层141A的步骤。沟道层141A可以包括用作沟道区域的半导体层。例如，沟道层141A可以包括硅。

在一种实施方式中，沟道层141A可以形成为内衬形状，并且沟道孔115的中央区域可以包括未由沟道层141A填充的部分。当沟道层141A形成为内衬形状时，形成沟道结构147A的步骤可以包括以下步骤：在沟道层141A上利用芯绝缘层143填充沟道孔115的中央区域的步骤；通过蚀刻芯绝缘层143的一部分而在沟道孔115的中央区域的一部分处限定凹入区域的步骤；以及利用掺杂半导体层145填充凹入区域的步骤。芯绝缘层143可以包括氧化物，并且掺杂半导体层145可以包括导电类型掺杂剂。导电类型掺杂剂可以包括用于结的n型掺杂剂。导电类型掺杂剂可以包括反向掺杂的p型掺杂剂。

在另一实施方式中，沟道层141A可以形成为填充沟道孔115的中央区域，并且可以省略芯绝缘层143和掺杂半导体层145。当省略芯绝缘层143和掺杂半导体层145时，形成沟道结构147A的步骤还可以包括将导电类型掺杂剂掺杂到沟道层141A中的步骤。

参照图12D，可以在去除图12C所示的第一掩模图案121之后形成第一绝缘层151。

随后，可以形成狭缝153。狭缝153可以穿透第一绝缘层151，并且可以穿透第一材料层111和第二材料层113的堆叠结构。狭缝153可以与图2和图3所示的狭缝SI相对应。随后，可以通过经由狭缝153选择性地去除与第一基板101的单元区域RA交叠的第二材料层113来限定水平空间155。水平空间155可以被限定在与第一基板101的单元区域Ra交叠并且在垂直方向上彼此相邻的第一材料层111之间。与第一基板101的互连区域Rb交叠的第二材料层113未被去除并且可以保留。与第一基板101的互连区域Rb交叠的第一材料层111和第二材料层113可以保留作为虚拟堆叠结构110。

参照图12E，图12D所示的水平空间155通过狭缝153而分别由第三材料层157填充。第三材料层157可以是参照图4描述的导电图案CP1至CPn。第三材料层157可以填充水平空间155以围绕沟道结构147A和存储器层137。

如上所述，通过利用作为导电图案的第三材料层157替换形成在第一基板101的单元区域Ra上的作为牺牲层的第二材料层113，可以在第一基板101的单元区域Ra上形成栅极堆叠结构150。栅极堆叠结构150可以包括其中作为层间绝缘层的第一材料层111和作为导电图案的第三材料层157交替堆叠的结构。栅极堆叠结构150可以被沟道结构147A穿透，并且沟道结构147A可以延伸到第一基板101的单元区域Ra的内部。存储器层137可以从沟道结构147A和栅极堆叠结构150之间延伸到沟道结构147A的端部和第一基板101之间。

通过参照图12A至图12E描述的工艺，可以在第一基板101上形成包括参照图1描述的多个存储器单元串STR的存储器单元阵列。如参照图1所描述的，每一个存储器单元串可以包括串联连接的漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST。参照图1描述的漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以被限定在图12E所示的沟道结构147A和作为导电图案的第三材料层157的相交部分处，并且通过沟道结构147A而串联连接。

随后，可以形成覆盖栅极堆叠结构150的侧壁的侧壁绝缘层161。随后，可以形成第二绝缘层163，其填充狭缝SI并且延伸以覆盖侧壁绝缘层161和第一绝缘层151。

随后，可以形成穿透第二绝缘层163、第一绝缘层151和虚拟堆叠结构110的接触孔165。接触孔165可以延伸到第一基板101的互连区域Rb的内部。在形成接触孔165的步骤中，可以根据第一基板101的蚀刻量来不同地控制第一基板101中的接触孔165的深度。第一基板101中的接触孔165的深度可以等于第一基板101中的沟道孔115的深度，或者可以比第一基板101中的沟道孔115的深度更浅或更深。

随后，可以通过利用导电材料填充接触孔165来形成垂直接触插塞167。

参照图12F，可以在第二绝缘层163上形成第三绝缘层171。第三绝缘层171可以延伸以覆盖垂直接触插塞167。随后，可以形成穿透第三绝缘层171或穿透第三绝缘层171和第二绝缘层163的接触插塞173A和接触插塞173B。

接触插塞173A和接触插塞173B可以包括延伸以与沟道结构147A接触的第一接触插塞173A和延伸以与垂直接触插塞167接触的第二接触插塞173B。

随后，可以形成第一线阵列175A和175B。第一线阵列175A和175B可以包括连接到第一接触插塞173A的位线175A和连接到第二接触插塞173B的连接线175B。随后，可以形成覆盖第一线阵列175A和175B的第一绝缘结构181。

第一绝缘结构181可以包括两个或更多个绝缘层181A至181D。第一连接结构190可以被嵌入在第一绝缘结构181中。每一个第一连接结构190可以包括多个导电图案183、185、187、189、191和193。第一绝缘结构181和第一连接结构190不限于图中所示的示例，并且可以进行各种修改。

一些第一连接结构190可以连接到垂直接触插塞167。另一些第一连接结构190可以连接到存储器单元阵列。被包括在每一个第一连接结构190中的导电图案183、185、187、189、191和193可以包括具有暴露于第一绝缘结构181的外部的表面的第一接合金属193。

图13是示出图11所示的步骤S2A的实施方式的截面图。

参照图13，步骤S2A可以包括在包括第一区域R1和第二区域R2的第二基板201上形成构成互补金属氧化物半导体(CMOS)电路的多个晶体管200的步骤。在一种实施方式中，CMOS电路可以包括两个或更多个晶体管200。

第二基板201可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延膜。

每一个晶体管200可以形成在第二基板201的由隔离层203划分的有源区域上。每一个晶体管200可以包括：栅极绝缘层207和栅极209，栅极绝缘层207和栅极209堆叠在与其相对应的有源区域上；以及结205a和205b，结205a和205b形成在栅极209的两侧的有源区域中。结205a和205b可以包括用于实现与其对应的晶体管的导电类型掺杂剂。结205a和205b可以包括n型掺杂剂和p型掺杂剂中的任何一种。

步骤S2A可以包括形成与构成CMOS电路的晶体管200连接的第二连接结构220以及覆盖第二连接结构220和晶体管200的第二绝缘结构211的步骤。

第二绝缘结构211可以包括两个或更多个绝缘层211A至211D。第二连接结构220可以被嵌入在第二绝缘结构211中。每一个第二连接结构220可以包括多个导电图案213、215、217、219、221和223。第二绝缘结构211和第二连接结构220不限于图中所示的示例，并且可以进行各种修改。

一些第二连接结构220可以连接到晶体管200中的放电晶体管200d。被包括在每一个第二连接结构220中的导电图案213、215、217、219、221和223可以包括具有暴露于第二绝缘结构211的外部的表面的第二接合金属223。

图14是示出图11所示的步骤S3的实施方式的截面图。

参照图14，步骤S3可以包括将第一基板101和第二基板201对准以使得基板101上的第一接合金属193和第二基板201上的第二接合金属223彼此接触的步骤。可以将第一基板101和第二基板201对准，以使得第一基板101的单元区域Ra与第二基板201的第一区域R1交叠，并且第一基板101的互连区域Rb与第二基板201的第二区域R2交叠。第一接合金属193和第二接合金属223可以包括各种金属。例如，第一接合金属193和第二接合金属223可以包括铜。

步骤S3可以包括使第一接合金属193和第二接合金属223彼此附接的步骤。为此，在对第一接合金属193和第二接合金属223施加热量之后，可以使第一接合金属193和第二接合金属223固化。然而，本公开不限于此，并且可以引入用于连接第一接合金属193和第二接合金属223的各种工艺。

通过上述工艺，垂直接触插塞167可以经由第二接触插塞173B、连接线175B、第一连接结构190和第二连接结构220而与放电晶体管200d连接。

图15是示出图11所示的步骤S5的实施方式的截面图。

参照图15，可以去除图14所示的第一基板101。当去除第一基板101时，存储器层137可以用作蚀刻停止层。因此，可以通过存储器层137保护比栅极堆叠结构150更加突出的沟道层141A。当去除了第一基板101时，可以暴露穿透虚拟堆叠结构110的垂直接触插塞167的端部。

图16是示出图11所示的步骤S7的实施方式的截面图。

参照图16，可以将导电类型掺杂剂301注入到沟道层141A的比栅极堆叠结构150更加突出的端部中。导电类型掺杂剂301可以包括用于结的n型掺杂剂。导电类型掺杂剂301可包括用于反向掺杂的p型掺杂剂。

可以在沟道层141A的端部被阻挡绝缘层135、数据存储层133和隧道绝缘层131中的至少一个覆盖的状态下注入导电类型掺杂剂301。在一种实施方式中，在注入导电类型掺杂剂301之前，可以通过去除阻挡绝缘层135和数据存储层133的覆盖沟道层141A的端部的部分而暴露隧道绝缘层131。随后，可以在沟道层141A的端部被隧道绝缘层131覆盖的状态下注入导电类型掺杂剂301。

图17是示出图11所示的步骤S7的实施方式的截面图。

在下文中，将表示包括参照图16描述的导电类型掺杂剂301的沟道层的附图标记定义为“141B”，并且将表示包括导电类型掺杂剂301的沟道结构的附图标记定义为“147B”。

参照图17，隧道绝缘层131的一部分比栅极堆叠结构150更加突出。因此，可以暴露比栅极堆叠结构150更加突出的沟道结构147B的端部和沟道层141B的端部。

图18A至图18C是示出图11所示的步骤S11的实施方式的截面图。

参照图18A，步骤S11可以包括形成导电层303以与沟道结构147B的暴露的端部接触的步骤和在导电层303上形成第二掩模图案305的步骤。公共源极线的布局可以由第二掩模图案305限定。

在一种实施方式中，导电层303可包括用于图2、图4、图5和图6中的每一个所示的公共源极线CSL、用于图7中所示的公共源极线CSLb和用于图8中所示的公共源极线CSLc的金属。

在另一实施方式中，导电层303可以包括参照图9和图10描述的源极侧掺杂半导体层SE以及设置在源极侧掺杂半导体层SE的表面上的金属层MT。

参照图18B，可以使用参照图18A描述的第二掩模图案305作为蚀刻屏障层而通过蚀刻工艺来蚀刻图18A所示的导电层303。因此，形成公共源极线303P，该公共源极线303P覆盖沟道结构141B的比栅极堆叠结构150更加突出的端部，并且延伸以与垂直接触插塞167接触。公共源极线303P可以与栅极堆叠结构150和虚拟堆叠结构110交叠。

参照图18C，可以形成覆盖公共源极线303P的保护绝缘层307。

图19是示出根据本公开的实施方式的存储器系统1100的配置的框图。

参照图19，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。

存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。存储器装置1120可以包括参照图1至图10描述的半导体存储器装置中的至少一个。例如，存储器装置1120可以包括比栅极堆叠结构更加朝向公共源极线突出的沟道结构。

存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的工作存储器，CPU 1112执行整体控制操作以用于存储器控制器1110的数据交换，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120接口连接。另外，存储器控制器1110还可以包括用于存储用于与主机进行接口连接的代码数据的ROM等。

如上所述配置的存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120与控制器1110结合。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动电子(IDE)协议的各种接口协议中的一种与外部(例如，主机)进行通信。

图20是示出根据本公开的实施方式的计算系统1200的配置的框图。

参照图20，根据本公开的一种实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供工作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。

根据本公开，去除基板从而可以暴露沟道结构。此外，可以在沟道结构和公共源极线之间形成连接结构。

根据本公开，可以防止在连接沟道结构和公共源极线的工艺中发生的缺陷，并且可以检查沟道结构和公共源极线是否彼此连接。