静态随机存储器、处理器及数据读取方法

技术领域

本申请涉及计算机领域，具体而言，涉及一种静态随机存储器、处理器及数据读取方法。

背景技术

现有技术中，当静态随机存储器从存储单元阵列的目标存储单元(bit cell)读取数据时，该目标存储单元在存储单元阵列所属的行对应的字线(Word Line，简称WL)置1，存储单元阵列其他行对应的WL置0。WL置1，将该目标存储单元所属的行内的全部存储单元分别连接的BL线与BLB线之间拉出电压差，并在同一行的各列存储单元对应的BL线与BLB线均拉出电压差后，WL置0。

选择器导通目标存储单元所属的列对应的开关，使灵敏放大器对目标存储单元对应的BL线与BLB线之间的电压差进行放大，并在灵敏放大器对电压差进行放大后，静态随机存储器控制充电电路为各列存储单元对应的BL线与BLB线进行充电。

对于从存储单元阵列同行不同列的存储单元连续读取电压差时，会多次执行WL将该行全部存储单元对应的BL与BLB之间拉出电压差，充电电路为各列存储单元对应的BL线与BLB线进行充电的过程，从而会造成电能的浪费。

发明内容

本申请实施例的目的在于提供一种静态随机存储器、处理器及数据读取方法，用以改善现有技术造成电能浪费的问题。

第一方面，本申请实施例提供了一种静态随机存储器，包括存储单元阵列、读探测电路以及读控制电路；所述存储单元阵列包括m列n行的存储单元、m个开关组和m个BL充电电路，m列所述存储单元与m个开关组一一对应，每列所述存储单元受对应的开关组控制；m个BL充电电路与m列所述存储单元一一对应，所述BL充电电路用于根据所述读控制电路的控制，为与对应列的存储单元连接的BL线、BLB线充电；所述读探测电路用于：在检测到静态随机存储器从位于同一行的不同列的存储单元连续读取数据时，向所述读控制电路输出表征连续读确认的高电平信号；所述读控制电路用于在接收到所述读探测电路输出的高电平信号时，维持所述存储单元所在的行对应的WL驱动信号为低，以及维持m个BL充电电路处于停止充电状态，以保持所述位于同一行且不同列的m个存储单元各自对应的BL线与BLB线之间的电压差不变。

在上述的实施方式中，读探测电路在检测到静态随机存储器从位于同一行不同列的存储单元连续读取数据时，向读控制电路输出高电平信号。读控制电路在接收到读探测电路传输的高电平信号时，维持存储单元所在的行的WL驱动信号为低，从而在将与存储单元连接的BL线与BLB线之间拉出电压差后，保持BL线与BLB线之间的电压差；维持m个BL充电电路处于停止充电状态，可以避免对BL线及BLB线进行充电，从而实现了拉出一次电压差后，便能够进行同一行不同列的多个存储单元的电压差的多次读取，不需频繁地执行拉出电压差、充电的循环过程。

在一个可能的设计中，所述读探测电路包括列探测子电路、行探测子电路、连续读探测子电路以及第一与运算器，所述列探测子电路、行探测子电路以及所述连续读探测子电路均与所述第一与运算器连接；所述列探测子电路用于将当前时钟周期接收到的列地址与前一时钟周期接收到的列地址进行比较，在所述当前时钟周期的列地址与前一时钟周期的列地址不同时，向所述第一与运算器输出高电平信号；所述行探测子电路用于将当前时钟周期接收到的行地址与前一时钟周期接收到的行地址进行比较，在所述当前时钟周期的行地址与前一时钟周期的行地址相同时，向所述第一与运算器输出高电平信号；所述连续读探测子电路用于判断当前时钟周期与前一时钟周期是否均接收到读信号，在所述当前时钟周期与前一时钟周期均接收到读信号时，向所述第一与运算器输出高电平信号；所述第一与运算器用于在接收到表征列地址不同的高电平信号、表征行地址相同的高电平信号、以及表征连续两个时钟周期接收到读信号的高电平信号时，向所述读控制电路输出高电平信号。

在上述的实施方式中，读探测电路包括的列探测子电路、行探测子电路以及连续读探测子电路。其中，列探测子电路用于探测连续两个时钟周期的列地址是否相同，列地址相同，则输出低电平；列地址不同，则输出高电平。行探测子电路用于探测连续两个时钟周期的行地址是否相同，行地址不同，则输出低电平；行地址相同，则输出高电平。连续读探测子电路用于判断是否连续两个时钟周期均接收到读信号，若是，则输出高电平；若否则输出低电平。第一与运算器对上述三个子电路的输出结果进行相与运算，得到的运算结果便为读探测电路的输出结果。读探测电路通过三个子电路分别对列地址、行地址、是否连续读取进行探测，三者的探测过程相互独立，减少了探测失误的可能性。

在一个可能的设计中，所述列探测子电路包括第一触发器和异或运算器；所述第一触发器的输入端用于接收列地址数据，所述第一触发器的输出端与所述异或运算器的第一输入端连接；所述异或运算器的第二输入端用于接收所述列地址数据，所述异或运算器的输出端与所述第一与运算器连接。

在上述的实施方式中，第一触发器的输入端接收列地址数据，并可以将列地址数据延迟一个时钟周期，异或运算器的第一输入端接收已延迟一个时钟周期的列地址数据，异或运算器的第二输入端接收未延迟时钟周期的列地址数据，异或运算器用于对上述两个列地址进行异或运算，若运算结果为1，则说明上述两个列地址不同；若运算结果为0，则说明上述两个列地址相同。

在一个可能的设计中，所述行探测子电路包括第二触发器和同或运算器；所述第二触发器的输入端用于接收行地址数据，所述第二触发器的输出端与所述同或运算器的第一输入端连接；所述同或运算器的第二输入端用于接收所述行地址数据，所述同或运算器的输出端与所述第一与运算器连接。

在上述的实施方式中，第二触发器的输入端接收行地址数据，并可以将行地址数据延迟一个时钟周期，同或运算器的第一输入端接收已延迟一个时钟周期的行地址数据。同或运算器的第二输入端接收未延迟时钟周期的行地址数据，同或运算器用于对上述两个行地址进行同或运算，若运算结果为1，则说明上述两个行地址相同；若运算结果为0，则说明上述两个行地址不同。

在一个可能的设计中，所述连续读探测子电路包括第三触发器和第二与运算器；所述第三触发器的输入端用于接收所述读信号，所述第三触发器的输出端与所述第二与运算器的第一输入端连接；所述第二与运算器的第二输入端用于接收所述读信号，所述第二与运算器的输出端与所述第一与运算器连接。

在上述的实施方式中，第三触发器的输入端接收读信号，并可以将读信号延迟一个时钟周期，第二与运算器的第一输入端接收已延迟一个时钟周期的读信号，第二与运算器的第二输入端接收未延迟时钟周期的读信号。第二与运算器用于对连续两个读信号进行相与运算。若连续两个读信号均为高电平，则运算结果为1；若连续两个读信号中存在至少一个读信号不为高电平，则运算结果为0。

在一个可能的设计中，所述读探测电路还包括锁存器，所述锁存器的输入端与所述第一与运算器的输出端连接。

在上述的实施方式中，锁存器可以在时钟信号为高电平时，将第一与运算器的输出结果锁住，在时钟信号为低电平时，再变更第一与运算器的输出结果，从而可以提高整个电路的运行稳定性。

在一个可能的设计中，所述读控制电路包括反相器、第三与运算器以及或运算器；所述反相器用于将所述读探测电路输出的电平信号取反，并将取反后的电平信号传输向所述第三与运算器；所述第三与运算器用于对所述反相器输出的电平信号以及WL线的电平信号进行与运算，获得第一处理结果，其中，所述第一处理结果为所述WL驱动信号；所述或运算器用于对所述读探测电路输出的电平信号以及充电控制信号进行或运算，获得第二处理结果，其中，所述第二处理结果为切换m个BL充电电路充电或停止充电的控制信号。

在上述的实施方式中，可以将读探测电路输出的电平信号取反后与WL线相与，将读探测电路输出的电平信号与充电控制信号相或，从而实现利用读探测电路输出的电平信号对WL线的电平信号、充电控制信号进行影响，使得在读探测电路输出的电平信号为高时，WL线的电平信号、充电控制信号无论高低，都不会造成WL驱动信号及控制信号的变化。

在一个可能的设计中，还包括选择器，所述选择器与所述m个开关组连接，所述选择器用于根据接收到的地址，从所述m个开关组中选择一个开关组，并令选中的开关组导通。

在上述的实施方式中，选择器选中的开关组被导通，使得与被导通的开关组对应的存储单元拉出的BL线与BLB线之间的电压差可以被传输到下级的灵敏放大器。

第二方面，本申请实施例提供了一种处理器，包括第一方面及第一方面的任一可能的设计所述的静态随机存储器。

在上述的实施方式中，包括静态随机存储器的处理器可以实现在拉出一次电压差后，便能够进行同一行不同列的多个存储单元的电压差的多次读取，不需频繁地执行拉出电压差、充电的循环过程，从而节约了电能。

第三方面，本申请提供一种数据读取方法，所述方法包括：所述静态随机存储器中的读探测电路在检测到所述静态随机存储器从位于同一行且不同列的存储单元连续读取数据时，向所述静态随机存储器中的读控制电路传输表征连续读确认的高电平信号；所述读控制电路在接收到读探测电路输出的高电平信号后，维持所述同一行且不同列的存储单元所在的行对应的WL驱动信号为低，维持所述同一行且不同列的存储单元分别对应的BL充电电路处于停止充电状态，以保持所述位于同一行且不同列的存储单元各自对应的BL线与BLB线之间的电压差不变，其中，所述BL充电电路的数量与存储单元的列数相同。

在上述的实施方式中，读探测电路在检测到静态随机存储器从位于同一行不同列的存储单元连续读取数据时，向读控制电路输出高电平信号。读控制电路在接收到读探测电路传输的高电平信号时，维持存储单元所在的行的WL驱动信号为低，从而在将与存储单元连接的BL线与BLB线之间拉出电压差后，保持BL线与BLB线之间的电压差；维持m个BL充电电路处于停止充电状态，可以避免对BL线及BLB线进行充电，从而实现了拉出一次电压差后，便能够进行同一行不同列的多个存储单元的电压差的多次读取，不需频繁地执行拉出电压差、充电的循环过程。

在一个可能的设计中，所述读探测电路包括列探测子电路、行探测子电路、连续读探测子电路以及第一与运算器，所述列探测子电路、行探测子电路以及连续读探测子电路均与所述第一与运算器连接；所述读探测电路在检测到：静态随机存储器从位于同一行且不同列的存储单元连续读取数据时，输出表征连续读确认的高电平信号，包括：所述第一与运算器在接收到所述列探测子电路发送的表征列地址不同的高电平信号、所述行探测子电路发送的表征行地址相同的高电平信号、以及所述连续读探测子电路发送的表征连续两个时钟周期接收到读信号的高电平信号时，输出高电平信号。

在上述的实施方式中，第一与运算器对上述三个子电路的输出结果进行相与运算，得到的运算结果便为读探测电路的输出结果。读探测电路通过三个子电路分别对列地址、行地址、是否连续读取进行探测，三者的探测过程相互独立，减少了探测失误的可能性。

在一个可能的设计中，所述列探测子电路包括第一触发器和异或运算器；所述第一触发器的输入端用于接收列地址数据，所述第一触发器的输出端与所述异或运算器的第一输入端连接；所述异或运算器的第二输入端用于接收所述列地址数据；在所述第一与运算器在接收到所述列探测子电路发送的表征列地址不同的高电平信号、所述行探测子电路发送的表征行地址相同的高电平信号、以及所述连续读探测子电路发送的表征连续两个时钟周期接收到读信号的高电平信号时，输出高电平信号之前，所述方法还包括：所述列探测子电路将当前时钟周期的列地址与前一时钟周期的列地址进行比较，在所述当前时钟周期的列地址与前一时钟周期的列地址不同时，向所述第一与运算器输出高电平信号。

在上述的实施方式中，第一触发器的输入端接收列地址数据，并可以将列地址数据延迟一个时钟周期，异或运算器的第一输入端接收已延迟一个时钟周期的列地址数据，异或运算器的第二输入端接收未延迟时钟周期的列地址数据，异或运算器用于对上述两个列地址进行异或运算，若运算结果为1，则说明上述两个列地址不同；若运算结果为0，则说明上述两个列地址相同。

在一个可能的设计中，所述行探测子电路包括第二触发器和同或运算器；所述第二触发器的输入端用于接收行地址数据，所述第二触发器的输出端与所述同或运算器的第一输入端连接；所述同或运算器的第二输入端用于接收所述行地址数据；在所述第一与运算器在接收到所述列探测子电路发送的表征列地址不同的高电平信号、所述行探测子电路发送的表征行地址相同的高电平信号、以及所述连续读探测子电路发送的表征连续两个时钟周期接收到读信号的高电平信号时，输出高电平信号之前，所述方法还包括：所述行探测子电路将当前时钟周期的行地址与前一时钟周期的行地址进行比较，在所述当前时钟周期的行地址与前一时钟周期的行地址相同时，向所述第一与运算器输出高电平信号。

在上述的实施方式中，第二触发器的输入端接收行地址数据，并可以将行地址数据延迟一个时钟周期，同或运算器的第一输入端接收已延迟一个时钟周期的行地址数据。同或运算器的第二输入端接收未延迟时钟周期的行地址数据，同或运算器用于对上述两个行地址进行同或运算，若运算结果为1，则说明上述两个行地址相同；若运算结果为0，则说明上述两个行地址不同。

在一个可能的设计中，所述连续读探测子电路包括第三触发器和第二与运算器；所述第三触发器的输入端用于接收所述读信号，所述第三触发器的输出端与所述第二与运算器的第一输入端连接；所述第二与运算器的第二输入端用于接收所述读信号；在所述第一与运算器在接收到所述列探测子电路发送的表征列地址不同的高电平信号、所述行探测子电路发送的表征行地址相同的高电平信号、以及所述连续读探测子电路发送的表征连续两个时钟周期接收到读信号的高电平信号时，输出高电平信号之前，所述方法还包括：所述连续读探测子电路判断当前时钟周期与前一时钟周期是否均接收到读信号，在所述当前时钟周期与前一时钟周期均接收到读信号时，向所述第一与运算器输出高电平信号。

在上述的实施方式中，第三触发器的输入端接收读信号，并可以将读信号延迟一个时钟周期，第二与运算器的第一输入端接收已延迟一个时钟周期的读信号，第二与运算器的第二输入端接收未延迟时钟周期的读信号。第二与运算器用于对连续两个读信号进行相与运算。若连续两个读信号均为高电平，则运算结果为1；若连续两个读信号中存在至少一个读信号不为高电平，则运算结果为0。

在一个可能的设计中，所述读控制电路包括反相器、第三与运算器以及或运算器；所述读控制电路在接收到读探测电路输出的高电平信号时，维持所述存储单元所在的行对应的WL驱动信号为低，维持m个BL充电电路处于停止充电状态，包括：所述反相器将所述读探测电路输出的电平信号取反，并传输向所述第三与运算器；所述第三与运算器对所述反相器输出的电平信号以及WL线的电平信号进行与运算，获得第一处理结果，其中，所述第一处理结果为所述WL驱动信号；所述或运算器对所述读探测电路输出的电平信号以及充电控制信号进行或运算，获得第二处理结果，其中，所述第二处理结果为切换m个BL充电电路充电或停止充电的控制信号。

在上述的实施方式中，可以将读探测电路输出的电平信号取反后与WL线相与，将读探测电路输出的电平信号与充电控制信号相或，从而实现利用读探测电路输出的电平信号对WL线的电平信号、充电控制信号进行影响，使得在读探测电路输出的电平信号为高时，WL线的电平信号、充电控制信号无论高低，都不会造成WL驱动信号及控制信号的变化。

为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了现有技术中的静态随机存储器的示意性结构框图；

图2示出了本申请实施例提供的静态随机存储器的示意性结构框图；

图3示出了图2中的读探测电路的示意性结构框图；

图4示出了图2中的读控制电路的示意性结构框图；

图5示出了本申请实施例提供的静态随机存储器的部分工作波形的示意图；

图6示出了本申请实施例提供的数据读取方法的流程示意图；

图7示出了图6中步骤S120的具体步骤的流程示意图。

具体实施方式

请参见图1，图1示出了对照实施例中的存储单元110(bit cell)组成的存储单元阵列的示意图，图1示出的存储单元阵列有n行、4列，其中，n为正整数。存储单元阵列中，位于同一行的存储单元110共用同一根字线(Word Line，简称WL)，不同行的存储单元110对应各自的WL，则n行存储单元110对应n根WL。同属一列的存储单元110与相同的BL线、BLB线连接，BL线与BLB线之间还连接有BL充电电路120，4列存储单元110与4个BL充电电路120一一对应。

不同列的存储单元110对应有各自的开关，上述的开关可以由选择器200根据地址信号进行选择，被选择器200选中的开关闭合，未被选择器200选中的开关断开。请参见图1，4列存储单元110对应有四个开关Y0、Y1、Y2、Y3，四个开关可以被Addr[0]、Addr[1]两位地址选择。Addr[0]、Addr[1]两位地址共有四种地址组合：00、01、10、11，四种地址组合可以分别对应四个开关中的一个开关，地址组合与开关的对应关系不应理解为对本申请的限制。四个开关均可以为PMOS管。

在开关的远离BL充电电路120的一端还连接有4个数据充电电路130，详情请参见图1，4个数据充电电路130分别连接于各自对应的DL与DLB之间，4个数据充电电路130均与控制器连接，可以在控制器的DL_Pre信号的控制下，为对应的DL与DLB充电。

在一些实施例中，存储单元阵列还可以包括多于4列的列数，也可以包括少于4列的列数，存储单元阵列的存储单元110的具体的列数不应当理解为是对本申请的限制。

为便于描述，不妨以从WL[0]对应的行、0列所对应的目标存储单元110读取数据为例，对读取数据的过程进行说明：

首先，令WL[0]置1，WL[1]、WL[2]…WL[n-1]均置0，则在WL[0]对应的行中：

0列对应的目标存储单元将BL0与BLB0之间拉出电压差；

1列对应的存储单元也会将BL1与BLB1之间拉出电压差；

2列对应的存储单元也会将BL2与BLB2之间拉出电压差；

3列对应的存储单元也会将BL3与BLB3之间拉出电压差。

在上述各列对应的BL与BLB之间均拉出电压差后，WL[0]置0。

选择器200选择Y0导通，Y1、Y2、Y3均断开。此时，DL为BL0，DLB为BLB0。

灵敏放大器SA将DL与DLB之间的电压差放大至逻辑电平，并将该逻辑电平传输至锁存器Latch，由锁存器Latch将该逻辑电平锁存。

在逻辑电平被锁存在锁存器Latch后，Y0断开。随后，BL_Pre为各列对应的BL、BLB充电，DL_Pre为DL、DLB充电，使得BL、BLB、DL、DLB的电平都充至原本电平vdd。

若下一次再从某存储单元110读取数据，则重复执行上述过程。

对照实施例在读取数据的过程中，如果连续从同行不同列对应的存储单元110读取电压差，则会多次执行WL将BL与BLB之间拉出电压差，BL_Pre为各列对应的BL、BLB充电的过程，会造成电能的浪费。

本申请实施例提供的静态随机存储器通过对WL驱动信号及m个BL充电电路120进行影响，可以实现在拉出一次电压差后，便能够进行同一行不同列的多个存储单元110对应的电压差的多次读取，不需频繁地执行拉出电压差、充电的循环过程，从而节约了电能，降低了功耗。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

请参见图2，图2示出了本申请实施例提供的静态随机存储器，该静态随机存储器包括存储单元阵列、选择器200、读探测电路300以及读控制电路400。

存储单元110包括m列、n行的存储单元110，为便于说明，不妨设m为4，图2中仅示出n行中的某一行。

读探测电路300用于在检测到：静态随机存储器从位于同一行且不同列的存储单元110连续读取数据时，输出表征连续读确认的高电平信号。

读控制电路400用于在接收到读探测电路300输出的高电平信号时，维持所述存储单元110所在的行对应的WL驱动信号为低，维持m个BL充电电路120处于停止充电状态。

读探测电路300在检测到静态随机存储器从位于同一行不同列的存储单元110连续读取数据时，向读控制电路400输出高电平信号。读控制电路400在接收到读探测电路300传输的高电平信号时，维持存储单元110所在的行的WL驱动信号为低，从而在将与存储单元110连接的BL线与BLB线之间拉出电压差后，保持BL线与BLB线之间的电压差；维持m个BL充电电路120处于停止充电状态，可以避免对BL线及BLB线进行充电。本申请实施例提供的静态随机存储器可以实现在拉出一次电压差后，能够进行同一行不同列的多个存储单元110的电压差的多次读取，不需频繁地执行拉出电压差、充电的循环过程。

读探测电路300包括列探测子电路310、行探测子电路320、连续读探测子电路330、第一与运算器I4以及锁存器I5。请参见图3，列探测子电路310的输出端、行探测子电路320的输出端以及连续读探测子电路330的输出端分别与第一与运算器I4的输入端连接，第一与运算器I4的输出端与锁存器I5的输入端连接。

锁存器I5可以在时钟信号为高电平时，将第一与运算器I4的输出结果锁住；在时钟信号为低电平时，再根据第一与运算器I4的输入变更输出结果，可以提高整个电路的运行稳定性。

列探测子电路310包括第一触发器I6和异或运算器I7。第一触发器I6的输入端用于接收列地址数据，第一触发器I6的输出端与异或运算器I7的第一输入端连接；异或运算器I7的第二输入端用于接收所述列地址数据。

第一触发器I6的输入端接收列地址数据，并可以将列地址数据延迟一个时钟周期，异或运算器I7的第一输入端接收已延迟一个时钟周期的列地址数据，异或运算器I7的第二输入端接收未延迟时钟周期的列地址数据，异或运算器I7用于对上述两个列地址进行异或运算，若运算结果为1，则说明上述两个列地址不同；若运算结果为0，则说明上述两个列地址相同。列探测子电路310将当前时钟周期的列地址与前一时钟周期的列地址进行比较，在当前时钟周期的列地址与前一时钟周期的列地址不同时，向第一与运算器I4输出高电平信号。

行探测子电路320包括第二触发器I2和同或运算器I3。第二触发器I2的输入端用于接收行地址数据，第二触发器I2的输出端与同或运算器I3的第一输入端连接；同或运算器I3的第二输入端用于接收所述行地址数据。

第二触发器I2的输入端接收行地址数据，并可以将行地址数据延迟一个时钟周期，同或运算器I3的第一输入端接收已延迟一个时钟周期的行地址数据。同或运算器I3的第二输入端接收未延迟时钟周期的行地址数据，同或运算器I3用于对上述两个行地址进行同或运算，若运算结果为1，则说明上述两个行地址相同；若运算结果为0，则说明上述两个行地址不同。行探测子电路320将当前时钟周期的行地址与前一时钟周期的行地址进行比较，在当前时钟周期的行地址与前一时钟周期的行地址相同时，向第一与运算器I4输出高电平信号。

可选地，在上述的实施方式中，列地址数据可以是低位地址，行地址数据可以是高位地址，由于在上述实施方式中，列数为4，因此，列地址数据具体可以由低2位地址Addr[1:0]表示，Addr[1:0]有00、01、10、11四种情况，刚好可以与4列对应。相应地，行地址数据可以由高6位地址Addr[7:2]表示。

应当理解，若静态随机存储器的存储单元阵列的列数量超过4，则列地址需要由更多位的低位地址进行表示。例如，在另一具体实施方式中，存储单元阵列的列数量为6，则列地址可以由低3位地址Addr[2:0]表示。Addr[2:0]有000、001、010、011、100、101、110、111八种情况，可以从中任选6种情况与上述的6列分别对应。

连续读探测子电路330包括第三触发器I0和第二与运算器I1；第三触发器I0的输入端用于接收读信号RD，第三触发器I0的输出端与第二与运算器I1的第一输入端连接；第二与运算器I1的第二输入端用于接收读信号RD。其中，RD为1，表示要读数据；RD为0，表示不读数据。

第三触发器I0的输入端接收读信号RD，并可以将读信号RD延迟一个时钟周期。第二与运算器I1的第一输入端接收已延迟一个时钟周期的读信号RD，第二与运算器I1的第二输入端接收未延迟时钟周期的读信号RD。第二与运算器I1用于对连续两个读信号RD进行相与运算。若连续两个读信号RD均为高电平，则运算结果为1；若连续两个读信号RD中存在至少一个读信号RD不为高电平，则运算结果为0。

连续读探测子电路330用于判断当前时钟周期与前一时钟周期是否均接收到读信号RD，在当前时钟周期与前一时钟周期均接收到读信号RD时，向第一与运算器I4输出高电平信号。

第一与运算器I4用于在接收到表征列地址不同的高电平信号、表征行地址相同的高电平信号、以及表征连续两个时钟周期接收到读信号RD的高电平信号时，输出高电平信号Burst_en。

读控制电路400包括反相器I10、第三与运算器I8以及或运算器I9，请参见图4，反相器I10用于将读探测电路300输出的电平信号Burst_en取反，并传输向第三与运算器I8。

第三与运算器I8用于对反相器I10输出的电平信号以及WL线的电平信号WL进行与运算，获得第一处理结果，其中，第一处理结果为所述WL驱动信号WL_1。

或运算器I9用于对读探测电路300输出的电平信号Burst_en以及充电控制信号BL_Pre进行或运算，获得第二处理结果，其中，第二处理结果为切换m个BL充电电路120充电或停止充电的控制信号BL_Pre_1。

将读探测电路300输出的电平信号取反后与WL线相与，将读探测电路300输出的电平信号与充电控制信号相或，从而实现利用读探测电路300输出的电平信号对WL线的电平信号、充电控制信号进行影响，使得在读探测电路300输出的电平信号为高时，WL线的电平信号、充电控制信号无论高低，都不会造成WL驱动信号WL_1及控制信号BL_Pre_1的变化。

请参见图5，图5示出了本申请实施例提供的静态随机存储器的部分工作波形的示意图。Addr[7:0]共8位地址，其中，高6位Addr[7:2]为行地址，低2位Addr[1:0]为列地址。

在图5示出的5个地址中：111100 00、111100 01、111100 10、11110011、11100011，可知：

111100 01与111100 00的行地址(即111100)相同，列地址(即01与00)不同；

111100 10与111100 01的行地址(即111100)相同，列地址(即10与01)不同；

111100 11与111100 10的行地址(即111100)相同，列地址(即11与10)不同；

111000 11与111100 11的行地址(即111000与111100)不同，列地址(即11)相同。

因此，详情参见图5，在满足行地址相同、列地址不同，且读信号RD为1的情况下，读探测电路300的输出信号Burst_en为1。在行地址不同，或列地址相同，或读信号RD为0的情况下，读探测电路300的输出信号Burst_en为0。

请参见图5，在Burst_en为1对应的时间段内，Burst_en将充电控制信号BL_pre的低电平都调整为高电平，调整后的波形为控制信号BL_Pre_1。控制信号BL_Pre_1为高电平，可以使得BL充电电路120处于停止充电状态。

在Burst_en为1对应的时间段内，Burst_en将WL线的电平信号WL的高电平都调整为低电平，调整后的波形为WL驱动信号WL_1。WL驱动信号WL_1为低电平，可以保持各列存储单元110对应的BL线与BLB线之间的电压差，请参见图5中的如下四个波形：BL0/BLB0、BLB1/BL1、BL2/BLB2、BLB3/BL3。在Burst_en为1对应的时间段内，上述四个波形均被拉出电压差并保持。

图5中示出的Y0、Y1、Y2、Y3四个开关对应的波形显示了列地址与开关的具体对应关系，Y0、Y1、Y2、Y3四个开关均为PMOS管，高电平对应开关导通，低电平对应开关断开。因此，列地址00对应开关Y0导通；列地址01对应开关Y1导通；列地址10对应开关Y2导通；列地址11对应开关Y3导通。其中，图5中的开关Y3对应的波形的最后一个高电平对应不同行(即行地址为111000的行)的开关Y3所在的列的存储单元110导通。

本申请实施例还提供了一种处理器，该处理器可以包括上述的静态随机存储器。

请参见图6，图6为本申请实施例提供的数据读取方法的一种流程示意图，该方法由上述的静态随机存储器执行，具体包括如下步骤S110至步骤S120：

步骤S110，所述静态随机存储器中的读探测电路在检测到所述静态随机存储器从位于同一行且不同列的存储单元连续读取数据时，向所述静态随机存储器中的读控制电路传输表征连续读确认的高电平信号。

步骤S120，读控制电路在接收到读探测电路输出的高电平信号后，维持所述同一行且不同列的存储单元所在的行对应的WL驱动信号为低，维持所述同一行且不同列的存储单元分别对应的BL充电电路处于停止充电状态，以保持所述位于同一行且不同列的存储单元各自对应的BL线与BLB线之间的电压差不变，其中，所述BL充电电路的数量与存储单元的列数相同。

维持存储单元110所在的行的WL驱动信号为低，从而在将与存储单元110连接的BL线与BLB线之间拉出电压差后，保持BL线与BLB线之间的电压差；维持m个BL充电电路120处于停止充电状态，可以避免对BL线及BLB线进行充电，从而实现了拉出一次电压差后，便能够进行同一行不同列的多个存储单元110的电压差的多次读取，不需频繁地执行拉出电压差、充电的循环过程。

在一种具体实施方式中，步骤S110具体包括：

步骤A：所述第一与运算器I4在接收到所述列探测子电路310发送的表征列地址不同的高电平信号、所述行探测子电路320发送的表征行地址相同的高电平信号、以及所述连续读探测子电路330发送的表征连续两个时钟周期接收到读信号的高电平信号时，输出高电平信号。

第一与运算器I4对上述三个子电路的输出结果进行相与运算，得到的运算结果便为读探测电路300的输出结果。读探测电路300通过三个子电路分别对列地址、行地址、是否连续读取进行探测，三者的探测过程相互独立，减少了探测失误的可能性。

在一种具体实施方式中，在步骤A之前，该方法还可以包括：所述列探测子电路310将当前时钟周期的列地址与前一时钟周期的列地址进行比较，在所述当前时钟周期的列地址与前一时钟周期的列地址不同时，向所述第一与运算器I4输出高电平信号。

在一种具体实施方式中，在步骤A之前，该方法还可以包括：所述行探测子电路320将当前时钟周期的行地址与前一时钟周期的行地址进行比较，在所述当前时钟周期的行地址与前一时钟周期的行地址相同时，向所述第一与运算器I4输出高电平信号。

在一种具体实施方式中，在步骤A之前，该方法还可以包括：所述连续读探测子电路330判断当前时钟周期与前一时钟周期是否均接收到读信号，在所述当前时钟周期与前一时钟周期均接收到读信号时，向所述第一与运算器I4输出高电平信号。

请参见图7，在一种具体实施方式中，步骤S120具体包括如下步骤S121至步骤S123：

步骤S121，所述反相器将所述读探测电路300输出的电平信号取反，并传输向所述第三与运算器。

步骤S122，所述第三与运算器对所述反相器输出的电平信号以及WL线的电平信号进行与运算，获得第一处理结果，其中，所述第一处理结果为所述WL驱动信号。

步骤S123，所述或运算器对所述读探测电路300输出的电平信号以及充电控制信号进行或运算，获得第二处理结果，其中，所述第二处理结果为切换m个BL充电电路120充电或停止充电的控制信号。

将读探测电路300输出的电平信号取反后与WL线相与，将读探测电路300输出的电平信号与充电控制信号相或，从而实现利用读探测电路300输出的电平信号对WL线的电平信号、充电控制信号进行影响，使得在读探测电路300输出的电平信号为高时，WL线的电平信号、充电控制信号无论高低，都不会造成WL驱动信号及控制信号的变化。

本申请实施例提供的静态随机存储器在从同一行不同列的存储单元110连续读取对应的BL与BLB之间的电压差时，可以只进行一次预充，后续对不同列的存储单元110的读取过程，可以直接读取在预充时建立的电压差，从而可以省去多次充放电的功耗，得到省功耗的目的。

在本申请所提供的实施例中，应该理解到，所揭露设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，设备或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。