电路板和半导体装置

技术领域

本发明涉及安装有电路的电路板以及安装有电路板的半导体装置。

背景技术

半导体装置是由诸如模拟电路或数字电路之类的多个电路块构成的半导体芯片被安装在布线基板(也被称为“电路板”或“印刷电路板”)上并被集成到单个封装中的装置。为了减小从半导体装置发出的电磁干扰(EMI)，关于半导体装置在研究诸如以下所述的各种对策。例如，关于通过在半导体装置的封装内部将电容器插入到供应电源电压的电源布线和供应接地电位的接地布线之间来抑制EMI噪声的对策在被研究。另外，关于在针对每个电路块的电源布线与接地布线被分开的状态下设置端子以使得端子不具有共同阻抗的对策在被研究。

例如，在日本专利申请公开No.2005-340741中，公开了以下的半导体装置：设置分别从半导体装置的封装外部针对多个电路块单独地供应接地电位的端子，其中，电源布线与接地布线被分开。通过这种方式，可以提供虽然具有共同接地电位，但半导体装置的各个电路块不具有共同阻抗的配置。结果，可以防止从特定电路块生成的噪声四处传播到其它电路块，并且可以实现EMI的减小。

在电源布线与接地布线被分开的半导体装置中，尽管可以获得单个电路块不具有共同阻抗的结构，但另一方面，各个电路块的单个阻抗在某些情况下可能增大。因此，存在由于各个电路块的单个阻抗的增大而引起的电磁敏感度(EMS)降低的问题。另外，在安装有半导体装置的安装基板中，因为端子的数量由于分开半导体装置中的电源布线与接地布线而增加，所以关于安装基板中的电源布线和接地布线的布线效率降低。结果，在某些情况下，某个电路块处的单个阻抗可能变大。

例如，通过增加安装基板的层数，可以提高电源布线和接地布线的布线效率，并且可以降低安装基板中的单个阻抗。然而，存在如果安装基板的层数增加那么基板成本将上升的问题。另外，在半导体装置内的布线基板中，通过有意地布置接地布线以便具有共同阻抗，可以减小半导体装置整体的单个阻抗并且可以改善EMS。然而，每当要安装半导体装置的安装基板被改变时，必须对半导体装置内的接地布线进行修改，因此，存在修改半导体装置的布线基板的布线时产生成本的问题。

发明内容

本发明的一方面是一种安装有半导体芯片的电路板，该半导体芯片具有多个电路和连接到多个电路的多个电极焊盘，该电路板包括通过布线与多个电极焊盘电连接的多个接合焊盘，多个接合焊盘包括被配置成供应接地电位的第一接合焊盘和第二接合焊盘，其中，该电路板包括连接到第一接合焊盘的第一接地布线、连接到第二接合焊盘的第二接地布线，以及连接到第一接地布线的第一扩展焊盘和连接到第二接地布线的第二扩展焊盘，第一扩展焊盘和第二扩展焊盘被设置在与设置有多个接合焊盘的区域不同的区域中，第一扩展焊盘和第二扩展焊盘能够通过布线连接。

本发明的另一方面是一种半导体装置，该半导体装置包括安装有半导体芯片的电路板，该半导体芯片具有多个电路和与多个电路连接的多个电极焊盘，该电路板包括通过布线与多个电极焊盘电连接的多个接合焊盘，多个接合焊盘包括被配置成供应接地电位的第一接合焊盘和第二接合焊盘，其中，该电路板包括连接到第一接合焊盘的第一接地布线、连接到第二接合焊盘的第二接地布线，以及连接到第一接地布线的第一扩展焊盘和连接到第二接地布线的第二扩展焊盘，第一扩展焊盘和第二扩展焊盘被设置在与设置有多个接合焊盘的区域不同的区域中，第一扩展焊盘和第二扩展焊盘能够通过布线连接，其中，该半导体装置还包括在电路板的与安装有半导体芯片的表面相对的表面上的球电极，该球电极连接到多个接合焊盘，并且其中，电路板和安装在电路板上的半导体芯片被密封构件密封。

根据以下参考附图对示例性实施例的描述，本发明的更多特征将变得清楚。

附图说明

图1是示出实施例1和实施例2的半导体装置的结构的透视图。

图2是示出实施例1和实施例2的半导体装置的结构的示意性平面图。

图3是示出实施例1和实施例2的半导体芯片的配置的框图。

图4是示出实施例1的布线基板的布线图案的外层布线图案图。

图5是示出实施例1的安装基板的布线图案的布线图案图。

图6是示出实施例1的布线基板的布线图案的外层布线图案图。

图7是示出实施例1的布线基板的布线图案的外层布线图案图。

图8是示出实施例2的布线基板的布线图案的外层布线图案图。

图9A和图9B是用于描述实施例2的通过接合布线进行的连接的视图。

图10是示出实施例2的布线基板的布线图案的外层布线图案图。

具体实施方式

[实施例1]

[半导体装置的结构]

图1是示出了实施例1的半导体装置1的结构的示例的透视图。如图1中所示的，在半导体装置1中，由多个电路块(未示出)构成的半导体芯片2被安装在布线基板4上，并且半导体芯片2和布线基板4通过导电接合布线6而连接。注意的是，布线基板4也被称为“电路板”或“印刷电路板”。在半导体装置1中，如图1中所示的，半导体芯片2和多条接合布线6被由密封树脂形成的密封构件7(在图中由点划线指示)覆盖并密封。另外，图1中示出的半导体装置1是BGA(球栅阵列)型半导体封装，在该BGA型半导体封装中作为外部端子的球电极9在布线基板4的安装有半导体芯片2的一侧的相对侧以阵列被设置。

[布线基板和半导体芯片]

图2是示出了本实施例的半导体装置1的结构的一个示例的示意性平面图，并且是从布线基板4的上方看时的图1中示出的半导体装置1的俯视图。如图2中所示的，半导体芯片2被安装在布线基板4的中心处。半导体芯片2例如由使用硅形成在芯片上的稍后描述的多个电路块构成，并且多个电极焊盘3被设置在半导体芯片2的周边部的各侧。电极焊盘3是用于被供应到半导体芯片2内部的电路块的电源电压、接地电位等的电源端子或用于输入到电路块的信号或从电路块输出的信号的信号端子。

另一方面，如后所述，布线基板4是例如在树脂基板上使用铜箔形成布线图案的基板。布线基板4具有由多个接合焊盘5构成的接合焊盘区域5A、5B、5C和5D，这些接合焊盘5面对设置在半导体芯片2的各侧的电极焊盘3。接合焊盘区域5A、5B、5C和5D的各个接合焊盘5通过接合布线6以一对一的方式电连接到设置在半导体芯片2上的对应的电极焊盘3。各个接合焊盘5通过后述的通孔(参见图4)电连接到设置在布线基板4的后侧的球电极9，并且使用半导体芯片2执行通过球电极9与外部的信号交换以及电源电压的供应等。

[半导体芯片的配置]

图3是示出了半导体芯片2的配置的一个示例的框图。半导体芯片2具有包括振荡电路(OSC)21、锁相环(PLL)22、线性稳压器电路(REG)23、非易失性存储器(ROM)24、处理器(CPU)25、易失性存储器(RAM)26、逻辑电路27和模拟/数字转换电路(ADC)28的电路块，并且在其周边部的四侧还具有连接到各个电路块的多个电极焊盘3。

OSC 21是根据从外部晶体谐振器(未示出)输入的输入信号生成基准时钟信号的振荡电路。OSC 21的电路块连接到供应电源电压的电极焊盘3g(VCC_OSC)和供应接地电位(下文中，也被称为“GND电位”)的电极焊盘3h(GND_OSC)。PLL 22是将由OSC 21生成的基准时钟信号的频率倍增的PLL(锁相环)电路。PLL 22的电路块连接到供应电源电压的电极焊盘3e(VDD_PLL)和供应GND电位的电极焊盘3f(GND_PLL)。因为OSC 21和PLL 22是生成时钟信号的电路，所以在某些情况下，由于时钟信号的反复电压波动生成振荡噪声。振荡噪声通过电路块之间的共同阻抗四处传播到其它电路块或信号端子，并且产生诸如使作为EMI(电磁干扰)的原因的辐射噪声的水平升高之类的影响。因此，在本实施例中，为了减小EMI，采用以下配置：供应电源电压的电源布线和供应GND电位的接地布线(下文中，被称为“GND布线”)被分开，以便没有共用阻抗。

REG 23是根据由外部电源设备供应的电源电压来生成在半导体芯片2内部使用的电源电压的线性稳压器电路。REG 23连接到供应来自外部电源设备的电源电压的电极焊盘3a(VCC_REG)、供应GND电位的电极焊盘3b(GND_REG)和用于输出在REG 23内部生成的电源电压的电极焊盘3c(VDD)。ROM 24是存储CPU 25的控制程序的非易失性存储器，并且连接到供应电源电压的电极焊盘3i(VCC_ROM)和供应GND电位的电极焊盘3j(GND_ROM)。CPU 25读出存储在ROM 24中的控制程序并执行算术处理。RAM 26是易失性存储器，并且存储诸如由CPU 25进行的算术处理期间获得的暂时结果之类的临时保存的数据。

逻辑电路27例如是诸如通信电路或定时器电路之类的硬件电路，并且根据来自CPU 25的指令操作。ADC 28是被配置成将从外部端子输入的模拟信号电压转换成数字代码的模拟/数字转换电路，并且连接到供应电源电压的电极焊盘3n(VCC_ADC)和供应GND电位的电极焊盘3m(GND_ADC)。注意的是，作为预定电路的CPU 25、RAM 26和逻辑电路27连接到从其输出共用电源电压的电极焊盘3c(VDD)，并且连接到供应共用GND电位(CGND)的电极焊盘3d、3k、3l和3o。注意的是，在本实施例中，由于所需的电源电压取决于电路块而不同，因此电源电压被分为电源电压VDD和电源电压VCC。

[布线基板的布线图案]

图4是示出了布线基板4的布线图案的一个示例的外层布线图案图。图4中所示的外层布线图案是设置在安装有半导体芯片2的布线基板4的面上的布线图案，并且图4中的由交替的长虚线和短虚线围绕的区域指示安装有半导体芯片2的位置(地点)。各自由点划线围绕的接合焊盘区域5A、5B、5C和5D被设置在布线基板4的周边处的四侧，并且设置成两行的17个接合焊盘5被设置在每个接合焊盘区域中。在图4中，在设置在每个接合焊盘区域中的接合焊盘的布线图案当中，供应接地电位的GND布线(例如，GND_PLL和CGND)由交叉影线指示。在图4中，除了用于GND布线的接合焊盘5之外的接合焊盘5不带有交叉影线，并且被示为轮廓接合焊盘5。轮廓接合焊盘5连接到图3中的半导体芯片2的信号输入/输出端子或供应电源电压的端子的电极焊盘3，并且布线图案的一端连接到通孔8。各个通孔8电连接到设置在布线基板4的后侧的球电极9(参见图1)。另外，与包括GND布线的接合焊盘5的所有接合焊盘5连接的布线图案的另一端延伸到布线基板4的外周部的边缘。

电源布线VDD_PLL、VDD、VCC_REG、VCC_ADC、VCC_OSC和VCC_ROM的接合焊盘5的布线图形内部的各个圆形标记表示通孔8。类似地，由交叉影线指示的GND布线GND_PLL、CGND、GND_REG、GND_ADC、GND_OSC和GND_ROM的接合焊盘5的布线图案内部的各个圆形标记表示通孔8。在多条GND布线当中，设置在布线基板4周边的各侧的GND布线CGND通过设置在布线基板4的中央部处的GND布线41(第一接地布线)彼此连接。另外，GND布线GND_PLL连接到GND布线42(第二接地布线)。

在图4中，由附图标记5d表示的接合焊盘(第一接合焊盘)是GND布线CGND(GND布线41)的接合焊盘。另一方面，由附图标记5f表示的接合焊盘(第二接合焊盘)是GND布线GND_PLL(GND布线42)的接合焊盘。另外，由附图标记71表示的接合焊盘(第一扩展焊盘)是GND布线CGND的扩展接合焊盘(下文中，被称为“扩展焊盘”)。另一方面，由附图标记72表示的接合焊盘(第二扩展焊盘)是GND布线GND_PLL的扩展焊盘。如图4中所示的，扩展焊盘71和72被设置在接合焊盘区域5A和布线基板4的外周边缘之间。稍后描述扩展焊盘71和72。

在图2中，布线基板4的电源布线和GND布线的接合焊盘5是分开的，并且各个接合焊盘与半导体芯片2的电极焊盘3连接。另外，在图4中所示的布线基板4中，半导体芯片2的电极焊盘3(图4中未示出)连接到对应的接合焊盘5。因此，另外，在布线基板4中，电源布线与GND布线被彼此分开地设置。随着以这种方式分开的电源布线和GND布线的数量增加，在安装有半导体装置1的安装基板是具有层数例如为两层的低层数的基板的情况下，安装基板上的布线效率降低。结果，在某些情况下，某条电源布线或GND布线的单个阻抗变大。

[半导体装置与安装基板之间的连接]

图5是示出安装有具有图4中所示的布线基板4的半导体装置1并且通过设置在半导体装置1中的球电极9与其电连接的安装基板的布线图案的一个示例的视图。在图5中，半导体装置1被安装成使得球电极9被安装在部署在安装基板的被图5中的交替的长虚线和短虚线夹在中间的区域A中的具有圆形形状的各个焊盘90上，并且焊盘90与球电极9电连接。图5中所示的GND布线91是安装基板的GND布线图案，并且通过球电极9连接到布线基板4的GND布线41(参见图4)。另外，GND布线92也是安装基板的GND布线图案，并且通过球电极9连接到布线基板4的GND布线42(参见图4)。图5中所示的其它布线图案是信号布线，在每个布线图案的一端处设置圆形焊盘90，并且另一端连接到贯通孔93。GND布线91和GND布线92在位置94处连接，该位置94与这些信号线与半导体装置1的球电极9接触的位置分开。

例如，如果GND布线42的单个阻抗相对于布线基板4的GND布线41变大，那么由于EMS，容易发生半导体芯片2的故障。即，由于因EMS而发生的各个GND布线的接地电位的变化，通过具有大的单个阻抗的GND布线42可能引起诸如半导体芯片2的PLL 22生成的时钟偏差之类的故障。作为这种故障的结果，在用于基于从PLL 22供应的时钟信号而操作的CPU25处的电路操作的定时中将出现不一致，并且例如，电路操作可能进入诸如总线故障之类的错误状态。

在本实施例中，为了避免这种情况，连接到GND布线41的扩展焊盘71和连接到GND布线42的扩展焊盘72设置在布线基板4上，并且被设置在接合焊盘区域5A和布线基板4的周边边缘之间。另外，在GND布线42的单个阻抗相对于GND布线41大的情况下，扩展焊盘71和扩展焊盘72通过接合布线6电连接。通过这种方式，可以减小PLL 22的GND布线42的单个阻抗，并且可以防止由于EMS而引起的PLL 22的故障，并且可以改善EMS特性。相对于扩展焊盘71和扩展焊盘72设置在布线基板4上的位置，必须避免连接扩展焊盘71和72的接合布线6与连接到接合焊盘区域5A的接合焊盘5的其它接合布线6之间的干扰。即，这两个扩展焊盘71和72被设置在使得连接扩展焊盘71与扩展焊盘72的接合布线6不干扰将接合焊盘区域5A、5B、5C和5D与半导体芯片2连接的接合布线6的位置处。

注意的是，尽管在图4中，仅设置了连接到接合焊盘区域5A的GND布线42的扩展焊盘72和连接到接合焊盘区域5A的GND布线41的扩展焊盘71，但是可以添加连接到GND布线GND_REG的扩展焊盘。另外，尽管在图4中，扩展焊盘仅设置在接合焊盘区域5A中，但是扩展焊盘也可以在布线基板4的周边处与GND布线对应地设置。例如，相对于接合焊盘区域5B，可以为GND布线GND_ADC和连接到GND布线41的GND布线CGND设置相应的扩展焊盘。类似地，相对于接合焊盘区域5D，可以为GND布线GND_OSC和GND_ROM以及连接到GND布线41的GND布线CGND设置相应的扩展焊盘。另外，相对于接合焊盘区域5C，还可以为连接到GND布线41的GND布线CGND设置扩展焊盘。注意的是，在扩展焊盘设置在接合焊盘区域5B和5D中的情况下，期望的是在以下区域中设置扩展焊盘。即，为了避免连接扩展焊盘的接合布线6与其它接合布线6之间的干扰，期望的是在各个接合焊盘区域5B和5D与布线基板4的外周部(周边边缘侧)之间的区域中设置扩展焊盘。

通过以上述方式在布线基板4上布置能够使用接合布线6连接GND布线的扩展焊盘，可以根据扩展焊盘71和72是否彼此连接来调整单个阻抗和共用阻抗。通过这种方式，关于安装有半导体装置1的安装基板，可以选择优先降低EMI还是优先改善EMS特性，并且可以改善相对于安装基板上的布线的自由度。另外，如上所述，在本实施例中，可以根据是否必须借助于接合布线6连接扩展焊盘71和72来执行阻抗调整。因此，即使在安装基板改变的情况下，由于将不必修改半导体装置1的布线基板4的结构，因此可以消除与修改布线基板4的结构相关联的生产成本。

[其它实施例]

在本实施例中，已经描述了设置在接合焊盘区域5A中的扩展焊盘71和72。尽管因为接合焊盘区域5A的形状是矩形，所以扩展焊盘71和72设置在接合焊盘区域5A和布线基板4的周边边缘之间，但是扩展焊盘71和72的位置不限于图4中所示的位置。

图6是用于描述扩展焊盘71和72设置在接合焊盘区域5A的凹陷形状部中的示例的视图。在图6中所示的接合焊盘区域5A中，接合焊盘5的布置与图4中所示的接合焊盘区域5A不同。具体地，图6中所示的布线图案不包括设置在图4中所示的布线图案中的电源布线VDD_PLL和GND布线CGND(GND布线41)之间的两个接合焊盘5。因此，图6中所示的接合焊盘区域5A在设置有用于GND布线GND_PLL、电源布线VDD_PLL和GND布线CGND的接合焊盘5的区域中的布线基板4的外周部侧具有凹陷形状部，并且扩展焊盘71和72被设置在凹陷形状部中。另外，在图6中，与作为GND布线43的GND布线GND_REG连接的扩展焊盘73被设置在接合焊盘区域5A和布线基板4的周边边缘之间。例如，在GND布线43的单个阻抗相对于布线基板4的GND布线41大的情况下，扩展焊盘71和扩展焊盘73可以通过接合布线6连接。

另外，尽管图4示出了接合焊盘区域5A、5B、5C和5D当中的一个接合焊盘区域被设置在半导体芯片2的四侧中的各侧处的示例，但是可以设置在布线基板4的各侧处的接合焊盘区域的数量不限于1个。图7示出了图6中所示的布线基板4的接合焊盘区域5A被划分为两个接合焊盘区域5A和5E的示例。在图7中，连接到GND布线41的扩展焊盘71属于接合焊盘区域5A，并且被设置在接合焊盘区域5A和布线基板4的周边边缘之间。另一方面，连接到GND布线42的扩展焊盘72属于接合焊盘区域5E，并且扩展焊盘72的面积被扩大以使得扩展焊盘72还用作接合焊盘5f，并且扩展焊盘72被设置在接合焊盘区域5A与接合焊盘区域5E之间。例如，在GND布线42的单个阻抗相对于布线基板4的GND布线41大的情况下，扩展焊盘71和扩展焊盘72可以通过接合布线6连接。此时，因为连接扩展焊盘71和扩展焊盘72的接合布线6穿过接合焊盘区域5A和接合焊盘区域5E之间的区域，所以接合布线6不干扰其它接合布线6。注意的是，从图7中所示的示例中删除图6中所示的扩展焊盘73。

如上所述，根据本实施例，可以使用便宜的配置来执行布线基板的阻抗的调整。

[实施例2]

在实施例1中，描述了连接到GND布线的扩展焊盘被设置在接合焊盘区域和布线基板的周边部边缘侧之间的示例。在实施例2中，为了进一步增加关于阻抗调整的选项，将描述扩展焊盘被设置在半导体芯片与接合焊盘区域之间的示例。注意的是，半导体装置1和半导体芯片2具有与实施例1中相同的配置，并且使用相同的附图标记描述本实施例，以表示与实施例1相同的组件，并且这里省略对如实施例1中的组件的描述。

[布线基板的布线图案]

图8是示出本实施例的布线基板4的布线图案的一个示例的外层布线图案图。图8中所示的外层布线图案图与实施例1的图4的不同之处在于，连接到GND布线41的扩展焊盘74和连接到GND布线42的扩展焊盘75被设置在布线基板4上。尽管实施例1中描述的扩展焊盘71和72被设置在接合焊盘区域5A和布线基板4的周边部边缘侧之间，但扩展焊盘74和75被设置在接合焊盘区域5A和半导体芯片2之间。注意的是，在图8中，为了设置扩展焊盘74，图中的GND布线41的左侧的布线图案的通孔的位置从在接合焊盘区域5A和半导体芯片2(图4)之间改变为在接合焊盘区域5A和布线基板4的周边部边缘侧之间。同样，为了设置扩展焊盘75，图中的GND布线42的左侧的两个布线图案的通孔的位置从在接合焊盘区域5A和半导体芯片2(图4)之间改变为在接合焊盘区域5A和布线基板4的周边部边缘侧之间。图8中所示的布线基板4的其它布线图案与实施例1的图4中的相同，因此这里省略对其的描述。

在GND布线42的单个阻抗相对于GND布线41大的情况下，在实施例1中，扩展焊盘71和扩展焊盘72通过接合布线6电连接。在本实施例中，除此以外，扩展焊盘74和扩展焊盘75可以通过接合布线6电连接。通过这种方式，可以进一步减小PLL 22的GND布线42的单个阻抗，并且可以进一步改善EMS特性。

[电极焊盘与接合焊盘之间以及扩展焊盘之间的连接]

图9A和图9B是用于描述借助于接合布线6的半导体芯片2的电极焊盘3与布线基板4的接合焊盘区域5A的接合焊盘5之间的连接以及扩展焊盘75与扩展焊盘74之间的连接的一个示例的视图。图9A是示出了图8中所示的GND布线41和GND布线42附近的半导体芯片2和布线基板4的状态的透视图。在图9A中，半导体芯片2的电极焊盘3与布线基板4的接合焊盘区域5A的接合焊盘5通过由粗实线指示的接合布线6以一对一的方式连接。另外，在图9A中，扩展焊盘74和扩展焊盘75也通过接合布线6连接。连接扩展焊盘74和75的接合布线6不干扰连接半导体芯片2的电极焊盘3与布线基板4的接合焊盘区域5A的接合焊盘5的接合布线6。

图9B是示出当沿着由图9A中的交替的长虚线和短虚线指示的线S-S'切割半导体芯片2和布线基板4时获得的截面的视图。在半导体芯片2的截面中示出了电极焊盘3，并且在布线基板4的截面中示出了连接到GND布线41的接合焊盘5d以及扩展焊盘71和74。此外，接合布线6表示连接半导体芯片2的电极焊盘3与布线基板4的接合焊盘5d的接合布线。一端与半导体芯片2的电极焊盘3连接的接合布线6在图中的向上方向上延伸，并且在位置6a处在对角向上方向上弯曲，然后以弧形形状弯曲，以连接到对应的接合焊盘5d。如图9B中所示的，扩展焊盘74被设置在接合布线6和布线基板4之间的距离最大的位置6b处。位置6b是有利的位置，以便使连接扩展焊盘74和75的接合布线6避免干扰穿过扩展焊盘74上方空间的接合布线6。另外，同样关于设置有扩展焊盘75的位置，扩展焊盘75被设置在穿过扩展焊盘75上方空间的接合布线6与布线基板4之间的距离最大的位置处。

在本实施例中，能够通过接合布线6连接不同的GND布线的扩展焊盘不仅设置在布线基板4的周边部边缘侧，而且还设置在半导体芯片2与接合焊盘区域之间。通过这种方式，由于可以选择是与扩展焊盘之一连接还是与两个扩展焊盘连接，因此可以执行单个阻抗和共用阻抗的较精细的调整。注意的是，尽管在本实施例中，描述了除了扩展焊盘71和72之外还设置扩展焊盘74和75的情况，但是也可以采用仅设置扩展焊盘74和75来替代扩展焊盘71和72的配置。

[其它示例]

图10是用于描述扩展焊盘74和75被添加到实施例1的图6的示例的视图。在图10中，扩展焊盘74和75被分别设置在接合焊盘区域5A和5E与半导体芯片2之间。注意的是，为了设置扩展焊盘75，图中的GND布线42的左侧的两个布线图案的通孔的位置从在接合焊盘区域5E和半导体芯片2(图6)之间的位置改变为在接合焊盘区域5E和布线基板4的周边部边缘侧之间。另外，在图10中，扩展焊盘71被设置在面对扩展焊盘72的位置处。因此，电源布线VDD_PLL的接合焊盘被设置在接合焊盘区域5F中，该接合焊盘区域5F位于在接合焊盘区域5A和5E与布线基板4的周边部之间的并且也在接合焊盘区域5A和接合焊盘区域5E之间的位置处。因此，在图10中所示的示例中，图6中所示的接合焊盘区域5A被划分成三个接合焊盘区域5A、5E和5F，并且扩展焊盘71和72被设置在由接合焊盘区域5A、5E和5F围绕的位置处。

在GND布线42的单个阻抗相对于GND布线41大的情况下，在图10中，除了扩展焊盘71和扩展焊盘72之外，扩展焊盘74和扩展焊盘75可以通过接合布线6电连接。通过这种方式，可以进一步减小PLL 22的GND布线42的单个阻抗，并且可以进一步改善EMS特性。

如上所述，根据本实施方式，可以使用便宜的配置来执行布线基板的阻抗的调整。

虽然已参考示例性实施例描述了本发明，但是要理解的是，本发明不限于所公开的示例性实施例。所附权利要求书的范围应被赋予最宽泛的解释，以包含所有这样的修改以及等同的结构和功能。