存储器设备及其制造方法

本申请是2020年5月21日提交的美国专利申请No.16/880678的部分的继续申请，该申请要求在韩国知识产权局于2019年10月4日提交的韩国专利申请10-2019-0123129和于2020年8月18日提交的韩国专利申请10-2020-0103398的优先权。上述申请的公开内容在此全文引入作为参考。

技术领域

本公开的各个实施例总体上涉及一种存储器设备及其制造方法，更具体涉及一种包括沿垂直于衬底的方向堆叠的存储器单元的存储器设备及制造该存储器设备方法。

背景技术

存储器设备可以包括易失性存储器，当电力中断时，该易失性存储器所存储的数据会丢失。存储器设备还可以包括非易失性存储器，即使电力中断，该非易失性存储器所存储的数据也会保留。

随着诸如蜂窝电话和笔记本电脑之类的便携式电子设备的日益普及，需要容量和集成度增加的非易失性存储器设备。

进一步提高包括单个层中的衬底上形成的存储器单元的二维非易失性存储器设备的集成度的潜力有限。因此，已经提出了包括衬底上沿垂直方向堆叠的存储器单元的三维(3D)非易失性存储器设备。

发明内容

根据本公开的实施例，提供了一种存储器设备。该存储器设备包括具有在堆叠结构中的单元区域和缩减区域并且通过交替地堆叠绝缘层和导电层而形成的堆叠结构，形成为穿过缩减区域中的堆叠结构的支撑结构，以及支撑结构具有不同的高度，不同的高度取决于缩减区域的堆叠高度，每个支撑结构具有垂直沟道结构，形成在堆叠结构之上并且包括碳的防蚀刻层，以及形成为穿过防蚀刻层并且被耦合到导电层的接触插塞。

根据本公开的实施例，提供一种制造存储器设备的方法。该方法包括：在单元区域和缩减区域中交替地堆叠绝缘层和导电层；以及在缩减区域中形成具有阶梯结构的堆叠结构；沿着堆叠结构的上表面形成包括碳的防蚀刻层；在防蚀刻层之上形成层间结缘层；执行形成接触孔的第一蚀刻工艺，接触孔用于在层间绝缘层的单元区域和缩减区域中暴露防蚀刻层的部分；执行去除通过接触孔而被暴露的防蚀刻层的第二蚀刻工艺；以及在接触孔中形成接触插塞。

根据本公开的实施例，提供一种制造存储器设备的方法。该存储器设备包括：形成通过交替地堆叠第一材料层和第二材料层而形成的堆叠结构；在堆叠结构之上依次形成防蚀刻层和层间绝缘层；形成垂直地穿过层间绝缘层、防蚀刻层、堆叠结构的狭缝区域；执行去除通过狭缝区域暴露的第二材料层的蚀刻工艺；在去除了第二材料层的区域中形成第三材料层；以及在狭缝区域中形成第四材料层。防蚀刻层可以由具有与第二材料层的蚀刻选择性不同的蚀刻选择性的材料形成。

附图说明

图1是图示了根据本公开的实施例的存储器设备的图。

图2是用于描述根据实施例的存储器单元阵列与外围电路之间的布置的图。

图3是图示了根据实施例的包括各自具有三维结构的存储器块的存储器单元阵列的图。

图4是用于描述根据实施例的存储器块的配置以及存储器块与外围电路之间的连接关系的图。

图5是图示了根据实施例的单元区域和缩减区域的布局的图。

图6至图25是用于描述根据本公开的第一实施例的制造存储器设备的方法的图。

图26是图示了根据本公开的第一实施例的完整的存储器设备的结构的图。

图27至图30是图示了根据本公开的第二实施例的用于描述制造存储器设备的方法的图。

图31至图38是用于描述根据本公开的第三实施例的制造存储器设备的方法以及完整的存储器设备的结构的图。

图39是图示了根据本公开的实施例的包括存储器设备的存储器系统的示例的框图。

图40是图示了根据本公开的实施例的包括存储器设备的存储器系统的示例的框图。

具体实施方式

图1是图示了根据本公开的实施例的存储器设备1100的图。

参考图1，存储器设备1100可以包括存储器单元阵列100，其被配置为存储数据；以及外围电路110，其被配置为执行存储器单元阵列100的编程操作、读取操作或擦除操作。

存储器单元阵列100可以包括多个存储器块，每个存储器块包括非易失性存储器单元。局部线LL可以耦合到存储器块中的每个存储器块。位线BL可以共同耦合到存储器块中的每个存储器块。

外围电路110可以包括控制逻辑111、电压生成器112、行解码器113、页面缓冲器组114、列解码器115、以及输入/输出电路116。

控制逻辑111可以响应于命令CMD和地址ADD而控制电压生成器112、行解码器113、页面缓冲器组114、列解码器115、以及输入/输出电路116。例如，控制逻辑111可以响应于命令CMD而输出操作信号OPS和页面缓冲器控制信号PBSIG，并且响应于地址ADD而输出行地址RADD和列地址CADD。控制逻辑111可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑111可以是根据执行控制逻辑代码的算法和/或处理器操作的控制逻辑电路。

电压生成器112可以响应于操作信号OPS而生成编程操作、读取操作或擦除操作所需的操作电压Vop。例如，电压生成器112可以生成并且输出操作电压Vop，诸如编程电压、读取电压、擦除电压、以及通过电压。

行解码器113可以响应于行地址RADD而通过局部线LL向选择的存储器块传输操作电压Vop。

页面缓冲器组114可以包括与位线BL耦合的多个页面缓冲器。在编程操作或读取操作期间，页面缓冲器组114可以响应于页面缓冲器控制信号PBSIG而临时存储数据。

列解码器115可以响应于列地址CADD而在页面缓冲器组114与输入/输出电路116之间传输数据。

输入/输出电路116可以从外部设备接收命令CMD和地址ADDR，并且将命令CMD和地址ADDR传输到控制逻辑111。输入输出电路116可以在编程操作期间向列解码器115传输从外部设备接收的数据DATA，并且在读取操作期间向外部设备输出从列解码器115接收的数据DATA。

图2是用于描述根据实施例的存储器单元阵列100与外围电路110之间的布置的图。

参考图2，参考图1所描述的存储器单元阵列100和外围电路110可以以各种结构布置。例如，在衬底与X-Y方向平行设置的情况下，存储器单元阵列100和外围电路110可以沿X-Y方向彼此平行设置(如附图标记210所示)。可替代地，存储器单元阵列100可以沿垂直于衬底的方向(Z方向)设置在外围电路110上方(如附图标记220所示)。换句话说，外围电路110可以设置在衬底与存储器单元阵列100之间。

图3是图示了根据实施例的包括各自具有三维结构的存储器块的存储器单元阵列的图。

参考图3，在存储器单元阵列100包括各自具有三维结构的存储器块BLK1至BLKn的情况下，存储器块BLK1至BLKn可以沿Y方向布置。Y方向可以是图1的位线BL延伸的方向。

尽管图3图示了存储器单元阵列100包括单个平面，但是存储器单元阵列100可以包括多个平面。多个平面可以沿X方向布置。每个平面中包括的存储器块可以沿Y方向布置在对应平面中。

图4是用于描述根据实施例的存储器块BLKn的配置以及存储器块BLKn与外围电路110之间的连接关系的图。

参考图3所描述的多个存储器块BLK1至BLKn的可以具有相同的配置。图4图示了任意一个存储器块BLKn，作为多个存储器块BLK1至BLKn的代表示例。

参考图4，具有三维结构的存储器块BLKn可以包括单元区域CR，其包括存储器单元；以及缩减区域SR，其被提供以将外围电路110与单元区域CR电耦合。例如，单元区域CR可以包括多个垂直串，其通过堆叠存储器单元和选择晶体管而获得。缩减区域SR可以包括多个栅极线的端部，其耦合到存储器单元和选择晶体管。例如，在缩减区域SR中，栅极线可以以阶梯结构堆叠，其中设置在相对较低的位置的栅极线的延伸长度比设置在相对较高的位置的栅极线的延伸长度长。具有阶梯结构的栅极线的暴露部分可以通过接触插塞耦合到外围电路110。

在如附图标记210所示的，外围电路110和存储器块BLKn沿水平方向(X方向)布置的情况下，可以形成用于将缩减区域SR与外围电路110电耦合的多个线ML。例如，在由附图标记210表示的结构中，多个线ML可以沿X方向延伸，并且可以设置在沿Y方向彼此隔开的位置处。

在如附图标记220所示的，外围电路110设置在存储器块BLKn的下方(在Y方向上)的情况下，用于将缩减区域SR与外围电路110电耦合的多个线ML可以沿Z方向延伸，并且可以设置在沿Y方向彼此隔开的位置处。

图5是图示了根据实施例的单元区域CR和缩减区域SR的布局的图。

参考图5，多个垂直沟道结构VCH可以形成在单元区域CR中。多个支撑结构SP可以形成在缩减区域SR中。垂直沟道结构VCH可以垂直穿过在单元区域CR中沿Z方向堆叠的结构，并且包括多个存储器单元。支撑结构SP可以支撑在存储器块中形成的堆叠结构。

支撑结构SP可以垂直穿过在缩减区域SR中沿Z方向堆叠的结构，并且具有与垂直沟道结构VCH的结构相同的结构。

在本公开的实施例中，因为支撑结构SP与垂直沟道结构VCH同时形成，所以无需用于形成支撑结构SP的单独制造步骤。因此，在根据本公开的实施例的存储器设备中，支撑结构SP可以减轻或防止存储器块倾斜。因为支撑结构SP与垂直沟道结构VCH同时形成，所以可以促进制造工艺。

垂直沟道结构VCH和支撑结构SP的数目不限于图5所示的数目，并且可以根据存储器块的尺寸或堆叠结构中包括的堆叠层的数目发生改变。

在以下实施例中，参考沿着线A-B截取的横截面对制造垂直沟道结构VCH和单元区域CR的结构的方法进行描述；并且参考沿着线C-D截取的横截面对制造支撑结构SP和缩减区域SP的结构的方法进行描述。

图6至图25是用于描述根据本公开的第一实施例的存储器设备的制造方法的图。

参考图6，在第一实施例中，图示了单堆叠结构，其中一个堆叠结构STR形成在基底61上。

堆叠结构STR可以形成在基底61上。基底61可以是半导体衬底，并且包括下部分结构，诸如外围电路和源极结构。

堆叠结构STR可以包括交替堆叠的第一材料层62和第二材料层63。可以提供第一材料层62以使堆叠栅电极彼此绝缘。可以提供第二材料层63以形成诸如存储器单元和选择晶体管之类的栅电极。第二材料层63可以由相对于第一材料层62具有高蚀刻选择性的材料制成。例如，第二材料层63可以是包括氮化物等的牺牲层，并且第一材料层62可以是包括氧化物等的绝缘层。第二材料层63可以形成在堆叠结构STR的最上端。

参考图7，可以形成垂直穿过堆叠结构STR的垂直孔VHc和VHs。例如，在单元区域CR和缩减区域SR中，具有多个开口的掩模图案(未示出)可以形成在堆叠结构STR的最上端上形成的第二材料层63上。可以蚀刻通过开口暴露的堆叠结构STR的各部分。可以执行蚀刻工艺，直到基底61暴露为止。

通过随后的工艺，垂直沟道结构(图5的VCH)可以形成在单元区域CR中形成的垂直孔VHc中，并且支撑结构(图5的SP)可以形成在缩减区域SR中形成的垂直孔VH中。因此，如图5所示，单元区域CR中形成的垂直孔VHc可以以锯齿形图案被布置，并且缩减区域SR中形成的垂直孔VHs可以沿着X方向和Y方向以矩阵图案的形式布置。然而，垂直孔VHc和VHs可以以各种图案以及图5所示的图案而被布置，布置图案和根据一个实施例的垂直孔VHc和VHs的图案不限于图5所示的图案。

参考图8，垂直沟道结构VCH可以形成在单元区域CR的垂直孔VHc中。支撑结构SP1至SP5可以形成在缩减区域SR的垂直孔VHs中。支撑结构SP1至SP5可以具有与垂直沟道结构VCH的结构相同的结构，并且可以与垂直沟道结构VCH同时形成。

单元区域CR中形成的垂直沟道结构VCH和支撑结构SPl至SP5各自可以包括存储器层64、沟道层65、垂直绝缘层66、以及盖层67，它们按与垂直孔VHc，VHs的内表面接近的次序形成。存储器层64可以沿着垂直孔VHc，VHs的内表面以中空柱形形成。沟道层65可以沿着存储器层64的内表面以中空柱形形成。垂直绝缘层66可以以柱形形式提供，由沟道层65限定的空间填充有该垂直绝缘层66。尽管未图示，但是在各种实施例中，沟道层65可以以柱形形式提供。在这种情况下，不会形成垂直绝缘层66。盖层67可以形成在沟道层65和垂直绝缘层66上，并且由存储器层64包围。

在单元区域CR中，每个垂直沟道结构VCH与第二材料层63相邻的各部分可以用作存储器单元。缩减区域SR中形成的支撑结构SP1至SP5可以用于支撑堆叠结构STR。

参考示意性视图80对垂直沟道结构VCH的结构和支撑结构SP1至SP5进行更详细的描述。存储器层64可以包括阻挡层64-1、俘获层64-2、以及隧道绝缘层64-3，它们按与垂直孔VHc，VHs接近的次序形成。

阻挡层64-1可以由包括氧化物等的绝缘层形成。俘获层64-2可以由能够俘获电荷的材料(例如，多晶硅、氮化物、可变电阻材料或相变材料)制成。隧道绝缘层64-3可以由包括氧化物等的绝缘层形成。沟道层65可以由多晶硅形成。垂直绝缘层66可以由包括氧化物等的绝缘层形成。数据可以存储在单元区域CR中形成的垂直沟道结构VCH中。具体地，数据可以存储在垂直沟道结构VCH的俘获层64-2中。

参考图9，可以执行在缩减区域SR中暴露第二材料层63中的每个第二材料层的缩减工艺。具体地，缩减工艺可以包括多个掩模图案形成步骤和蚀刻步骤，以便在缩减区域SR中形成具有多个梯级的阶梯结构，每个梯级具有一对第一材料层62和第二材料层63。图9图示了用于形成第一阶梯结构的第一掩模图案1MP的形成方法。

在掩模图案形成步骤中，第一掩模图案1MP可以形成在整个单元区域CR以及缩减区域SR的一部分上。第一掩模图案1MP可以包括第一开口1OP，通过该第一开口1OP，在缩减区域SR中暴露待蚀刻目标材料。例如，第一掩模图案1MP可以形成为覆盖整个单元区域CR以及缩减区域SR的一部分。换句话说，第二支撑结构SP2至第五支撑结构SP5以及第一材料层62-1形成在第一材料层62和第二材料层63中的最高位置处的一部分可以通过第一掩模图案1MP的第一开口1OP暴露。

参考图10，在蚀刻步骤处，可以执行蚀刻工艺，以使第二材料63-1通过去除第一材料层62-1最上面的通过第一开口10P暴露的那部分来暴露。该蚀刻工艺可以以各向异性蚀刻的方式执行，以使暴露部分仅通过第一开口10P来去除暴露部分。可以执行使用第一掩模图案1MP的蚀刻工艺，直到第二材料层63-1在缩减区域SR中暴露为止。

在蚀刻步骤中，当去除第一材料层62-1的暴露部分时，还可以去除第二支撑结构SP2至第五支撑结构SP5通过第一开口10P暴露的上部分。尽管图10图示了第二支撑结构SP2至第五支撑结构SP5的上表面与第二材料层63-1的上表面彼此齐平，第二支撑结构SP2至第五支撑结构SP5的上部分可以保持不与第二材料层63-1的上表面齐平。例如，第二支撑结构SP2至第五支撑结构SP5的上表面可以保持从第二材料层63-1的上表面突出。此外，第二支撑结构SP2至第五支撑结构SP5中的每个支撑结构中的各层的剩余部分的高度可以根据各层的蚀刻选择性而彼此不同。在本公开的实施例中，缩减区域SR中形成的第一支撑结构SP1至第五支撑结构SP5仅执行支撑堆叠结构STR的功能，而无需执行电操作。在这种情况下，第一支撑结构SP1至第五支撑结构SP5的剩余部分的形状可以发生变化。

参考图11，如果第二材料层63-1在缩减区域SR中暴露，则可以去除第一掩模图案(图10的1MP)，并且可以形成包括第二开口2OP的第二掩模图案2MP。为了形成阶梯结构，第二掩模图案2MP的第二开口2OP的宽度可以小于第一开口1OP的宽度。例如，第二掩模图案2MP可以形成为覆盖整个单元区域CR以及缩减区域SR的一部分。换句话说，可以通过第二掩模图案2MP的第二开口2OP暴露第三支撑结构SP3至第五支撑结构SP5以及第二材料层63-1形成在第一材料层62和第二材料层63中的最高位置处的一部分。

参考图12，可以执行蚀刻工艺，以使第二材料层63-2通过去除最上面的第二材料层63-1通过第二开口2OP暴露的一部分以及第一材料62在第二材料63-1下形成的一部分而暴露。可以以各向异性蚀刻的方式执行蚀刻工艺，以使暴露部分仅通过第二开口2OP去除暴露部分。可以执行使用第二掩模图案2MP的蚀刻工艺，直到第二材料层63-2在缩减区域SR中暴露为止。

在蚀刻步骤中，当去除第二材料63-1的暴露部分和第一材料层62的暴露部分时，还可以去除第三支撑结构SP3至第五支撑结构SP5通过第二开口2OP暴露的上部分。尽管图12还图示了第三支撑结构SP3至第五支撑结构SP5的上表面与第二材料层63-2的上表面齐平，但是如参照图10所述，在本公开的其他实施例中，第三支撑结构SP3至第五支撑结构SP5的暴露部分的形状不一定与第二材料层63-2的上表面齐平。

参考图13，可以去除第二掩模图案2MP。参考图9至图12所描述的根据掩模图案形成步骤和蚀刻步骤，可以通过使用具有宽度逐渐减小的开口的掩模图案在缩减区域SR中形成阶梯结构。例如，可以在缩减区域SR中形成其中第二材料层63-1，63-2，63-3，63-4，…暴露在相应梯级上的阶梯结构。因为缩减工艺仅在缩减区域SR中执行，所以单元区域CR中形成的垂直沟道结构VCH可以具有相同的高度。更进一步地，在缩减区域SR中，穿过相同层的支撑结构可以具有相同的高度，但是穿过不同层的支撑结构可以具有不同的高度。比如，尽管第二支撑结构SP2可以具有相同的高度，但是第二支撑结构SP2可以具有与第三支撑结构SP3的结构不同的高度。

参考图14，可以沿着单元区域CR和缩减区域SR的上表面形成防蚀刻层90。防蚀刻层90可以由具有与在随后的工艺期间要形成的第二材料层63或第一层间绝缘层(图15的91)不同的蚀刻选择性的材料形成。换句话说，防蚀刻层90可以由具有与第二材料层63或第一层间绝缘层(图15的91)不同的蚀刻速率的材料形成。为此，防蚀刻层90可以由包括碳的层(例如，SiCN层)形成。如果防蚀刻层90具有与第二材料层63不同的蚀刻选择性，则可以在随后的去除第二材料层63的蚀刻工艺期间保留防蚀刻层90，从而不需要增加防蚀刻层90的厚度。如果防蚀刻层90由具有与在随后的工艺期间要形成的第一层间绝缘层(图15的91)不同的蚀刻选择性的材料形成，则可以在形成接触孔的蚀刻工艺期间防止用于字线的导电层通过接触孔而被暴露的现象。此外，因为不需要增加防蚀刻层90的厚度，所以防蚀刻层90的厚度可以减小。例如，如果假设第二材料层63各自具有第一厚度1TC并且防蚀刻层90具有第二厚度2TC，则第二厚度2TC可以与第一厚度1TC相同。换句话说，可以以与第二材料层63相同的厚度形成防蚀刻层90。

参考图15，可以在防蚀刻层90之上形成第一层间绝缘层91。第一层间绝缘层91可以由绝缘层形成。例如，第一层间绝缘层91可以由氧化物形成。

参考图16，可以在缩减区域SR中形成狭缝区域SLR。狭缝区域SLR可以被实现为在缩减区域SR中在X方向上延伸并且在Z方向上被蚀刻的沟槽。例如，可以在单元区域CR和缩减区域SR上形成狭缝区域SLR从其中暴露的掩模图案(未图示)，并且可以通过利用掩模图案(未图示)执行蚀刻工艺来形成基底61从其中暴露的沟槽。可以执行去除通过沟槽的内部暴露的第二材料层63的蚀刻工艺。可以执行湿蚀刻工艺以容易地去除在第一材料层62之间形成的第二材料层63。可以使用具有对第二材料层63的蚀刻选择性比对防蚀刻层90的蚀刻选择性高的蚀刻剂来执行湿蚀刻工艺。例如，磷酸溶液可以被用作蚀刻剂。如果使用具有在第二材料层63与防蚀刻层90之间蚀刻选择性不同的蚀刻剂执行湿蚀刻工艺，则当去除第二材料层63时可以保持防蚀刻层90。

此后，可以将用于字线的第一导电层68装入已经去除了第二材料层63的区域中。第一导电层68可以由多晶硅、钨、钼或其组合形成。在形成第一导电层68之后，可以通过蚀刻狭缝区域SLR来形成沟槽，并且可以通过利用绝缘材料填充沟槽来形成狭缝。

参考图17，第三掩模图案3MP可以形成在第一层间绝缘层91上。第三掩模图案3MP可以由覆盖整个单元区域CR的图案形成，并且其中开口OP形成在缩减区域SR中。可以通过开口OP暴露缩减区域SR的第一层间绝缘层91的部分。

参考图18，可以执行去除从第三掩模图案3MP暴露的第一层间绝缘层91的部分的蚀刻工艺。蚀刻工艺可以是各向异性蚀刻工艺，使得仅去除通过开口OP暴露的第一层间绝缘层91的部分。第一接触孔H1可以形成在已经通过蚀刻工艺被去除的第一层间绝缘层91的部分中。可以使用具有对第一层间绝缘层91的蚀刻速率比对防蚀刻层90的蚀刻速率高的蚀刻气体来执行蚀刻工艺。因此，可以首先通过堆叠结构STR中的最高区域中的第一接触孔H1暴露防蚀刻层90，并且可以通过下一最高区域中的第一接触孔H1相继地暴露防蚀刻层90。这样，当执行形成第一接触孔H1的蚀刻工艺时，即使防蚀刻层90的部分161通过第一接触孔H1比较迅速地暴露，可以不由防蚀刻层90通过第一接触孔H1暴露形成在相应的梯级的最上层中的第一导电层68-1、68-2、……。换句话说，在形成第一接触孔H1的蚀刻工艺期间，可以由防蚀刻层90保护形成在缩减区域中的相应梯级的最上层中的第一导电层68-1、68-2、……。

参考图19，如果所有的第一接触孔H1都形成在缩减区域SR中，则可以通过第一接触孔H1的底部暴露防蚀刻层90。

参考图20，可以执行去除通过第一接触孔H1暴露的防蚀刻层90的蚀刻工艺。可以使用具有对防蚀刻层90的蚀刻选择性比对第一层间绝缘层91和第一导电层68的蚀刻选择性更高的蚀刻气体来执行蚀刻工艺。可以执行蚀刻工艺直到被设置在相应梯级的最上层中的第一导电层68-1、68-2、……通过第一接触孔H1被暴露为止。

参考图21，可以在每个第一接触孔H1中形成第一缩减接触插塞1SRP。第一缩减接触插塞1SRP可以包括第一阻挡层93和第二导电层94。例如，在沿着第一接触孔H1中的每个第一接触孔的内表面形成第一阻挡层93之后，每个第一接触孔H1的内部可以利用第二导电层94填充。第一阻挡层93可以由TiN形成。第二导电层94可以由导电材料(诸如，多晶硅、钨或钼)形成。第一缩减接触插塞1SRP可以形成为通过第一接触孔H1邻接在被设置在相应梯级的最上层中的第一导电层68-1、68-2、……上。在编程、读取或擦除操作期间，第一缩减接触插塞1SRP可以被用于将在电压生成电路(图1的112)中生成的操作电压(图1的Vop)传输到第一导电层68。在形成第二导电层94之后，可以执行平坦化工艺以使在不同区域中形成的第一缩减接触插塞1SRP彼此电气地断开连接。

参考图22，可以在第一缩减接触插塞1SRP和第一层间绝缘层91上相继地形成第二层间绝缘层95和第四掩模图案4MP。例如，在第一缩减接触插塞1SRP和第一层间绝缘层91上形成第二层间绝缘层95之后，可以在第二层间绝缘层95之上形成第四掩模图案4MP。第二层间绝缘层95可以由与第一层间绝缘层91相同的材料形成。例如，第二层间绝缘层95可以由氧化物形成。第四掩模图案4MP可以具有其中在单元区域CR和缩减区域SLR中形成开口OP的图案。在单元区域CR中，开口OP可以形成在其中形成垂直沟道结构VCH的区域中。在缩减区域SR中，开口OP可以形成在其中形成第一缩减接触插塞1SRP的区域中。

参考图23，可以执行去除从第四掩模图案4MP暴露的第二层间绝缘层95和第一层间绝缘层91的部分的蚀刻工艺。蚀刻工艺可以是各向异性蚀刻工艺，使得通过开口OP暴露的第二层间绝缘层95和通过去除第二层间绝缘层95暴露的第一层间绝缘层91被去除。在蚀刻工艺期间，在单元区域CR和缩减区域SR中形成第二接触孔H2。在单元区域CR中形成的第二接触孔H2可以被形成为暴露防蚀刻层90。在缩减区域SR中形成的第二接触孔H2可以被形成为暴露第一缩减接触插塞1SRP的上表面。

参考图24，可以执行去除通过第二接触孔H2暴露的防蚀刻层90的蚀刻工艺。可以使用具有对防蚀刻层90的蚀刻选择性比对第一层间绝缘层91和第二层间绝缘层95以及第一缩减接触插塞1SRP的蚀刻选择性更高的蚀刻气体来执行蚀刻工艺。可以执行蚀刻工艺直到垂直沟道结构VCH通过第二接触孔H2被暴露为止。

参考图25，可以在形成在单元区域CR中的第二接触孔H2中的每个第二接触孔H2中形成单元接触插塞CRP，并且在形成在缩减区域SR中的第二接触孔H2中的每个第二接触孔H2中形成第二缩减接触插塞2SRP。可以同时形成单元接触插塞CRP和第二缩减接触插塞2SRP。例如，单元接触插塞CRP和第二缩减接触插塞2SRP可以包括第二阻挡层97和第三导电层98。例如，在沿着第二接触孔H2中的每个第二接触孔的内表面形成第二阻挡层97之后，每个第二接触孔H2的内部可以利用第三导电层98填充。第二阻挡层97可以由TiN形成。第三导电层98可以由导电材料(诸如，多晶硅、钨或钼)形成。单元接触插塞CRP可以被形成为邻接在垂直沟道结构VCH上。第二缩减接触插塞2SRP可以被形成为邻接在第一缩减接触插塞1SRP上。

位线BL可以被形成在单元接触插塞CRP之上，并且金属线ML可以被形成在第二缩减接触插塞2SRP之上。位线BL可以被耦合到页面缓冲器组(图1的114)，并且金属线ML可以被耦合到局部线(图1的LL)。

在形成第三导电层98之后，可以执行平坦化工艺以使在不同区域中形成的单元接触插塞CRP与第二缩减接触插塞2SRP彼此电气地断开连接。

如参考图6至图25所描述的，在单元区域CR和缩减区域SR中同时形成垂直沟道结构VCH和支撑结构SP1至SP5之后，执行在缩减区域SR中形成阶梯结构的缩减工艺。因此，可能无需形成支撑结构SP1至SP5的单独工艺。因此，通过使用支撑结构SP1至SP5可以减轻或防止存储器块倾斜的现象，而无需执行单独的额外工艺。

此外，因为在形成第一接触孔H1之前在单元区域CR和缩减区域SR中形成了防蚀刻层90，所以在形成第一接触孔H1的蚀刻工艺期间可以保护用于字线的第一导电层68。

图26是图示了根据本公开的第一实施例的完整的存储器设备的结构的图。

参考图26，通过参考图6至图25所描述的制造方法形成的支撑结构SP1至SP5中的每个支撑结构可以形成为沿垂直方向(Z方向)穿过对应梯级的边缘区域。当完成在缩减区域SR中形成阶梯结构的缩减工艺时，根据堆叠结构STR的形状，缩减区域SR中形成的第一支撑结构SP1至第五支撑结构SP5可以具有不同的高度。例如，第一支撑结构SP1的第一高度H1可以等于垂直沟道结构VCH的高度。第二支撑结构SP2的第二高度H2可以小于第一高度H1。这样，第一支撑结构SP1至第五支撑结构SP5可以具有不同的高度H1至H5。本文中，术语“高度”是指从第一支撑结构SP1至第五支撑结构SP5中的每个支撑结构的底部到其顶部的长度。

此外，如果第一支撑结构SP1至第五支撑结构SP5形成为邻接在相应梯级的端部上，则可以增加第一支撑结构SP1至第五支撑结构SP5与由第一缩减接触插塞1SRP和第二缩减接触插塞2SRP形成的缩减接触插塞SRP之间的距离DS。因此，可以促进制造过程。另外当在后续操作期间向缩减接触插塞SRP施加电压时，可以防止在缩减接触插塞SRP与第一支撑结构SP1至第五支撑结构SP5之间可能发生的电耦合现象。例如，在缩减接触插塞SRP与第一支撑结构SP1至第五支撑结构SP5之间的距离DS相对较小的情况下，可能在缩减接触插塞SRP与第一支撑结构SP1至第五支撑结构SP5之间发生耦合。因此，缩减接触插塞SRP与第一支撑结构SP1至第五支撑结构SP5之间的距离DS的增加可以防止存储器设备的可靠性退化。

图27至图30是用于描述根据本公开的第二实施例的制造存储器设备的方法的图。

在图27至图30所示的图中，相同的附图标记被用于表示与第一实施例的部件相同的部件，并且在图27至图30中使用的附图标记不指示形成部件的顺序。

在第二实施例中，在单元区域CR和缩减区域SR中可以同时形成单元接触插塞CRP和缩减接触插塞SRP。在第二实施例中，在形成单元接触插塞CRP和缩减接触插塞SRP的步骤之前的步骤的描述与第一实施例的图6至图16中所示的图的步骤相同。因此，在第二实施例中，省略了与第一实施例重复的说明。图27示出了与形成图16中所示的结构的步骤之后的步骤相对应的结构。

参考图27，可以在第一层间绝缘层91上形成第五掩模图案5MP。第五掩模图案5MP可以由其中在单元区域CR和缩减区域SLR中形成开口OP的图案形成。例如，在单元区域CR中，可以在其中形成垂直沟道结构VCH的区域中形成开口OP。在缩减区域SR中，可以在第一支撑结构SP1至第五支撑结构SP5之间的区域中形成开口OP。

参考图28，可以执行去除从第五掩模图案5MP暴露的第一层间绝缘层91的部分的蚀刻工艺。蚀刻工艺可以是各向异性蚀刻工艺，使得通过开口OP暴露的第一层间绝缘层91被去除。在蚀刻工艺期间，可以在单元区域CR和缩减区域SR中形成第一接触孔H1。可以执行蚀刻工艺直到防蚀刻层90通过第一接触孔H1被暴露为止。因为在蚀刻工艺期间，防蚀刻层90可以被保留而不被蚀刻，所以可以通过防蚀刻层90保护第一导电层68-1、68-2、……直到防蚀刻层90通过具有最大深度的第一接触孔H1被暴露为止。

参考图29，可以执行去除通过第一接触孔H1暴露的防蚀刻层90的蚀刻工艺。可以使用具有对防蚀刻层90的蚀刻选择性比对第一层间绝缘层91和第一导电层68-1、68-2、……的蚀刻选择性更高的蚀刻气体来执行蚀刻工艺。可以执行蚀刻工艺，直到单元区域CR的垂直沟道结构VCH的上表面和设置在缩减区域SR中的相应梯级的最上端中的第一导电层68-1、68-2、……被暴露为止。

参考图30，可以在形成在单元区域CR中的第一接触孔H1中的每个第一接触孔中形成单元接触插塞CRP，并且可以在形成在缩减区域SR中的第一接触孔H1中的每个第一接触孔中形成缩减接触插塞SRP。可以同时形成单元接触插塞CRP和缩减接触插塞SRP。例如，单元接触插塞CRP和缩减接触插塞SRP可以包括第一阻挡层93和第二导电层94。例如，在沿着第一接触孔H1中的每个第一接触孔的内表面形成第一阻挡层93之后，可以利用第二导电层94填充每个第一接触孔H1的内部。第一阻挡层93可以由TiN形成。第二导电层94可以由导电材料(诸如，多晶硅、钨或钼)形成。单元接触插塞CRP可以被形成为邻接在垂直沟道结构VCH上。缩减接触插塞SRP可以被形成为分别地邻接在第一导电层68-1、68-2、……上。

单元接触插塞CRP可以电气地耦合垂直沟道结构VCH和将在随后的工艺期间形成的位线。在编程、读取或擦除操作期间，缩减接触插塞SRP可以被用于将在电压生成电路(图1的112)中生成的操作电压(图1的Vop)传输到可以被用作字线的第一导电层68-1、68-2、……。在形成第三导电层98之后，可以执行平坦化工艺以使在不同区域中形成的单元接触插塞CRP与第二缩减接触插塞2SRP彼此电气地断开连接。

图31至图38是用于描述根据本公开第三实施例的制造存储器设备的方法和完整的存储器设备的结构的图。

在图31至图38所示的图中，相同的附图标记被用于表示与第一实施例的部件相同的部件，并且在图31至图38中使用的附图标记不指示形成部件的顺序。参考图31，第一堆叠结构1STR可以形成在基底61上。第一堆叠结构1STR可以包括交替堆叠的第一材料层62和第二材料层63。在第一实施例中，已经对基底61、第一材料层62以及第二材料层63进行了描述；因此，将省略其重复说明。

可以形成第一垂直孔1VHc和1VHs，该第一垂直孔1VHc和1VHs垂直穿过第一堆叠结构1STR并且暴露基底61的各部分。第一垂直孔1VHc和1VHs可以填充有牺牲层70。牺牲层70可以由蚀刻选择性高于第一材料层62和第二材料层63的材料的蚀刻选择性的材料形成，以使在随后的蚀刻工艺期间可以去除牺牲层70。单元区域CR中形成的第一垂直孔1VHc可以用于形成垂直沟道结构。缩减区域SR中形成的第一垂直孔1VH可以用于形成支撑结构。

参考图32，第二堆叠结构2STR可以形成在提供有牺牲层70的第一堆叠结构1STR上。第二堆叠结构2STR可以包括交替堆叠的第三材料层72和第四材料层73。例如，第三材料层72可以由与第一堆叠结构1STR的第二材料层63的材料相同的材料制成。第四材料层73可以由与第一堆叠结构1STR的第一材料层62的材料相同的材料制成。第四材料层73可以形成在第二堆叠结构2STR的最上端上。

在已经形成了第二堆叠结构2STR之后，可以形成垂直穿过第二堆叠结构2STR的第二垂直孔2VHc和2VHs，以使牺牲层70的一部分可以通过第二垂直孔2VHc和2VHs暴露。例如，第二垂直孔2VHc和2VHs可以分别形成在第一垂直孔1VHc和1VHs之上。

参考图33，可以去除通过第二垂直孔2VHc和2VHs暴露的牺牲层(图32的70)，以使第一材料层62、第二材料层63、第三材料层72、以及第四材料层73可以通过第一垂直孔1VHc，1VHs和第二垂直孔2VHc，2VHs暴露。

参考图34，各自包括存储器层74，沟道层75，垂直绝缘层76和盖层77的垂直沟道结构VCH和支撑结构SP可以形成在第一垂直孔1VHc，1VHs和第二垂直孔2VHc，2VHs中。

存储器层74可以沿着第一垂直孔1VHc，1VHs和第二垂直孔2VHc和2VHs中的每个垂直孔的内表面以中空柱形形成。沟道层75可以沿着存储器层74的内表面以中空柱形形成。垂直绝缘层76可以以柱形形式提供，由沟道层75限定的空间填充有该垂直绝缘层75。尽管未示出，但是在各种实施例中，沟道层75可以以柱形形式提供。在这种情况下，不会形成垂直绝缘层76。盖层77可以形成在沟道层75和垂直绝缘层76上，并且由存储器层74包围。

在单元区域CR中，每个垂直沟道结构VCH的与第二材料层63和第三材料层72相邻的各部分可以用作存储器单元。缩减区域SR中形成的支撑结构SP可以用于支撑第一堆叠结构1STR和第二堆叠结构2STR。

参考图35，可以执行使缩减区域SR中形成的第一材料层62、第二材料层63、第四材料层72和第四材料层73缩减的缩减工艺，以形成阶梯结构。在缩减工艺期间，如参考图9至图13所描述的，可以执行掩模图案形成步骤和蚀刻步骤。在缩减工艺期间，不仅可以蚀刻在缩减区域SR中暴露的第一材料层62、第二材料层63、第四材料层72和第四材料层73，而且还可以蚀刻支撑结构SP。

在缩减区域SP中形成阶梯结构之后，沿着单元区域CR和缩减区域SR的上表面形成防蚀刻层90。防蚀刻层90可以由具有与在随后的工艺期间要形成的第一层间绝缘层(图36的91)的蚀刻选择性不同的蚀刻选择性的材料形成。换句话说，防蚀刻层90可以由具有与第一层间绝缘层(图36的91)的蚀刻速率不同的蚀刻速率的材料形成。防蚀刻层90可以由包括碳的层(例如，SiCN层)形成。如果防蚀刻层90由具有与在随后的工艺期间要形成的第一层间绝缘层(图36的91)不同的蚀刻选择性的材料形成，则可以防止在形成接触孔的蚀刻工艺期间用于字线的导电层通过接触孔被暴露的现象。此外，因为不需要增加防蚀刻层90的厚度，所以防蚀刻层90的厚度可以被减小。例如，可以以与第二材料层63的厚度相同的厚度形成防蚀刻层90。

参考图36，第一层间绝缘层91可以形成在防蚀刻层90之上。第一层间绝缘层91可以由绝缘层形成。例如，第一层间绝缘层91可以由氧化物形成。其后，第二材料层63和第三材料层72被去除，并且形成用于字线的第四导电层78。去除第二材料层63和第三材料层72并且形成第四导电层78的方法与根据图16中所示的图的描述的方法类似；因此将省略对于其的描述。在缩减区域SR中形成狭缝之后(参考图16)，可以在第一层间绝缘层91之上形成第六掩模图案6MP。

第六掩模图案6MP可以具有其中在单元区域CR和缩减区域SLR中形成开口OP的图案。在单元区域CR中，可以在形成垂直沟道结构VCH的区域中形成开口OP。在缩减区域SR中，可以在形成第一缩减接触插塞1SRP的区域中形成开口OP。可以在形成垂直沟道结构VCH的区域中形成单元区域CR的开口OP。可以在形成支撑结构SP的区域中形成缩减区域SR的开口OP。

参考图37，可以执行利用第六掩模图案6MP形成单元区域CR和缩减区域SR中的第一接触孔H1的蚀刻工艺。蚀刻工艺可以是各向异性蚀刻工艺，使得可以去除通过开口OP暴露的第一层间绝缘层91的部分。可以执行形成第一接触孔H1的蚀刻工艺，直到通过所有的第一接触孔H1暴露防蚀刻层90为止。可以使用具有对第一层间绝缘层91的蚀刻速率比对防蚀刻层90的蚀刻速率更高的蚀刻气体来执行蚀刻工艺。因此，在形成第一接触孔H1的蚀刻工艺期间，可以由防蚀刻层90保护缩减区域SR中的第四导电层78。

如果通过所有的第一接触孔H1暴露防蚀刻层90，则可以执行去除暴露的防蚀刻层90的附加的蚀刻工艺。可以使用具有对防蚀刻层90的蚀刻选择性比对第一层间绝缘层91和第四导电层78的蚀刻选择性更高的蚀刻气体来执行附加的蚀刻工艺。可以执行附加的蚀刻工艺，直到被设置在相应梯级的最上层中的第四导电层78通过第一接触孔H1被暴露为止。

参考图38，可以在形成在单元区域CR中的第一接触孔H1中的每个第一接触孔H1中形成单元接触插塞CRP，并且可以在形成在缩减区域SR中的第一接触孔H1中的每个第一接触孔H1中形成缩减接触插塞SRP。可以同时地形成单元接触插塞CRP和缩减接触插塞SRP。例如，单元接触插塞CRP和缩减接触插塞SRP可以包括第一阻挡层93和第二导电层94。例如，在沿着第一接触孔H1中的每个第一接触孔的内表面形成第一阻挡层93之后，可以利用第二导电层94填充每个第一接触孔H1的内部。第一阻挡层93可以由TiN形成。第二导电层94可以由导电材料(诸如，多晶硅、钨或钼)形成。单元接触插塞CRP可以被形成为邻接在垂直沟道结构VCH上。缩减接触插塞SRP可以被形成为分别地邻接在第四导电层78上。

单元接触插塞CRP可以电气地耦合垂直沟道结构VCH和将在随后的工艺期间形成的位线。在编程、读取或擦除操作期间，缩减接触插塞SRP可以被用于将在电压生成电路(图1的112)中生成的操作电压(图1的Vop)传输到可以被用作字线的第四导电层78。在形成第三导电层98之后，可以执行平坦化工艺以将在不同区域中形成的单元接触插塞CRP与第二缩减接触插塞2SRP彼此电气地断开连接。

如上所述，在单元区域CR和缩减区域SR中同时形成垂直沟道结构VCH和支撑结构SP之后，执行在缩减区域SR中形成阶梯结构的缩减工艺。因此，可能无需形成支撑结构SP的单独工艺。因此，可以通过使用支撑结构SP来防止存储器块倾斜的现象，而无需执行单独的额外工艺。

此外，在形成第一接触孔H1之前在单元区域CR和缩减区域SR中形成防蚀刻层90。因此，在形成第一接触孔H1的蚀刻工艺期间，可以防止用于字线的第四导电层78被暴露，从而可以保护第四导电层78。

图39是图示了根据本公开的实施例的包括存储器设备的存储器系统1000的示例的框图。

参考图39，存储器系统1000可以包括多个存储器设备1100，其被配置为存储数据；以及控制器1200，其被配置为在存储器设备1100与主机2000之间通信。

存储器设备1100中的每个存储器设备可以形成为前述实施例中的一个实施例中描述的存储器设备。

存储器设备1100可以通过多个系统沟道sCH与控制器1200耦合。例如，多个存储器设备1100可以耦合到每个系统沟道sCH。控制器1200可以与多个系统沟道sCH耦合。

控制器1200可以在主机2000与存储器设备1100之间通信。控制器1200可以响应于来自主机2000的请求而控制存储器设备1100，或者即使没有来自主机2000的请求，也可以执行用于提高存储器系统1000的性能的后台操作。

主机2000可以生成各种操作的请求，并且将生成的请求输出到存储器系统1000。例如，该请求可以包括用于控制编程操作的编程请求、用于控制读取操作的读取请求、以及用于控制擦除操作的擦除请求。主机2000可以通过各种接口(诸如外围组件互连Express(PCIe)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、串行附接的SCSI(SAS)接口、非易失性存储器快速(NVMe)接口、通用串行总线(USB)接口、多媒体卡(MMC)接口、加强型小设备接口(ESDI)、以及集成驱动电子(IDE)接口)与存储器系统1000通信。

图40是图示了根据本公开的实施例的包括存储器设备的存储器系统的示例的框图。

参考图40，存储器系统可以被实现为存储器卡3000。该存储器卡3000可以包括存储器设备1100、控制器1200、以及卡接口7100。

控制器1200可以控制存储器设备1100与卡接口7100之间的数据交换。在一个实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。

卡接口7100可以根据主机2000的协议在主机2000与控制器1200之间进行数据交换。在一个实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。本文中，卡接口7100可以是指能够支持主机2000所使用的协议的硬件、硬件中安装的软件、或信号传输方法。

当存储器卡3000连接到主机2000(诸如PC、平板电脑、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件、或数字机顶盒)的主机接口时，主机接口可以在主机2000的微处理器的控制下执行通过卡接口7100和控制器1200与存储器设备1100的数据通信。

在本公开的各种实施例中，支撑结构可以形成在存储器块的缩减区域中，以使可以防止存储器块倾斜。支撑结构可以与垂直沟道结构同时形成，从而可以促进存储器设备的制造工艺。

各个实施例的示例已经在本文中进行了公开，并且尽管使用了特定术语，但它们仅以概括和描述意义上而非出于限制目的被使用和解释。在一些实例中，对于本申请的本领域普通技术人员而言显而易见的是，除非另外特别指出，否则结合特定实施例所描述的特征、特点和/或元件可以单独使用或与结合其他实施例所描述的特征、特点和/或元件组合使用。因而，本领域技术人员应当理解，在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下，可以进行各种形式和细节上的改变。