一种计数电路及其迟滞电压产生方法

技术领域

本发明涉及集成电路领域，特别是涉及一种计数电路及其迟滞电压产生方法。

背景技术

在芯片设计电路中，经常需要用到计数电路，来计量芯片某种工作状态的时间长度；因此，计数电路需要具备可靠性高、抗干扰能力强等特点。

鉴于此，如何提高计数电路的可靠性和抗干扰能力是本领域技术人员迫切需要解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种计数电路及其迟滞电压产生方法，用以提高其可靠性和抗干扰能力。

为实现上述目的及其他相关目的，本发明提供一种计数电路，所述计数电路包括：

计数单元，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于第一电流和第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压；

逻辑输出单元，电连接于所述计数单元，用于将所述输出电压分别与第一参考电压和第二参考电压进行比较，通过对比较结果进行处理产生一对状态相反的逻辑控制信号，并在所述输出电压大于等于所述第一参考电压时产生计数信号。

可选地，所述计数单元包括：

电流提供模块，用于对第一电流源提供的电流及第二电流源提供的电流分别进行电流镜像，以产生第一电流和第二电流；

计数模块，电连接于所述电流提供模块，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于所述第一电流和所述第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压。

可选地，所述电流提供模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电流源及第二电流源，其中，所述第一PMOS管的源极端接入电源电压，所述第一PMOS管的漏极端连接于所述第一PMOS管的栅极端及所述第一电流源的一端，所述第一PMOS管的栅极端连接于所述第二PMOS管的栅极端，所述第一电流源的另一端接地，所述第二PMOS管的源极端接入电源电压，所述第二PMOS管的漏极端连接于所述第一NMOS管的漏极端，同时作为所述电流提供模块的第一输出端，所述第二PMOS管的栅极端连接于所述第三PMOS管的栅极端，所述第一NMOS管的源极端接地，所述第一NMOS管的栅极端连接于所述第二NMOS管的栅极端，所述第三PMOS管的源极端接入电源电压，所述第三PMOS管的漏极端连接于所述第三NMOS管的漏极端，所述第三NMOS管的源极端接地，所述第三NMOS管的栅极端连接于所述第三NMOS管的漏极端及所述第四NMOS管的栅极端，所述第四PMOS管的源极端接入电源电压，所述第四PMOS管的漏极端连接于所述第四NMOS管的漏极端，同时作为所述电流提供模块的第二输出端，所述第四PMOS管的栅极端连接于所述第五PMOS管的栅极端，所述第四NMOS管的源极端接地，所述第五PMOS管的源极端接入电源电压，所述第五PMOS管的漏极端连接于所述第二NMOS管的漏极端，所述第五PMOS管的栅极端连接于所述第六PMOS管的栅极端，所述第二NMOS管的源极端接地，所述第二NMOS管的栅极端连接于所述第二NMOS管的漏极端，所述第六PMOS管的源极端接入电源电压，所述第六PMOS管的漏极端连接于所述第六PMOS管的栅极端及所述第二电流源的一端，所述第二电流源的另一端接地。

可选地，所述计数模块包括：第一电容、第二电容、第三电容、第一开关及第二开关，其中，所述第一电容的一端连接于所述第一开关的一端，同时连接于所述电流提供模块的第一输出端，所述第一电容的另一端接地，所述第一开关的另一端连接于所述第二电容的一端及所述第二开关的一端，同时作为所述计数模块的输出端，所述第二电容的另一端接地，所述第二开关的另一端连接于所述第三电容的一端，同时连接于所述电流提供模块的第二输出端，所述第三电容的另一端接地。

可选地，所述逻辑输出单元包括：第一比较器、第二比较器、RS触发器及非门，其中，所述第一比较器的正相输入端连接于所述计数单元的输出端，所述第一比较器的反相输入端接入第一参考电压，所述第一比较器的输出端连接于所述RS触发器的第一输入端，同时作为所述逻辑输出单元的计数输出端，所述第二比较器的正相输入端接入第二参考电压，所述第二比较器的反相输入端连接于所述计数单元的输出端，所述第二比较器的输出端连接于所述RS触发器的第二输入端，所述RS触发器的输出端连接于所述非门的输入端，同时作为所述逻辑输出单元的一逻辑控制输出端，所述非门的输出端作为所述逻辑输出单元的另一逻辑控制输出端。

可选地，所述RS触发器包括：第一或非门及第二或非门，其中，所述第一或非门的第一输入端作为所述RS触发器的第一输入端，所述第一或非门的第二输入端连接于所述第二或非门的输出端，所述第一或非门的输出端连接于所述第二或非门的第一输入端，所述第二或非门的第二输入端作为所述RS触发器的第二输入端，所述第二或非门的输出端作为所述RS触发器的输出端。

本发明还提供了一种通过如上所述计数电路实现的迟滞电压产生方法，所述产生方法包括：

在一对状态相反的逻辑控制信号的控制下，第一开关闭合、第二开关打开，此时并联的第一电容和第二电容基于预设电流进行充电，以使输出节点处电压不断升高，其中所述预设电流大小为第一电流和第二电流之差；

在输出电压大于等于第一参考电压时，所述逻辑控制信号的状态发生翻转，此时第一开关打开、第二开关闭合；在第一开关打开且第二开关闭合的瞬间，第二电容和第三电容基于并联电容电荷守恒，在输出节点处产生一迟滞下降电压；

在第一开关打开、第二开关闭合时，并联的第二电容和第三电容基于预设电流进行放电，以使输出节点处电压不断降低；

在输出电压小于等于第二参考电压时，所述逻辑控制信号的状态发生翻转，此时第一开关闭合、第二开关打开；在第一开关闭合且第二开关打开的瞬间，第一电容和第二电容基于并联电容电荷守恒，在输出节点处产生一迟滞上升电压。

可选地，所述预设电流的获取方法包括：在第一开关闭合、第二开关打开时，将第一电流源提供的第一电流镜像至第一电容所并联的支路，并将第二电流源提供的第二电流镜像至第一电容所并联的支路，从而获取所述预设电流；在第一开关打开、第二开关闭合时，将第一电流源提供的第一电流镜像至第三电容所并联的支路，并将第二电流源提供的第二电流镜像至第三电容所并联的支路，从而获取所述预设电流。

可选地，在第一开关打开、第二开关闭合的瞬间，输出节点处产生的迟滞下降电压ΔV1＝(Vout-V2)*C3/(C2+C3)，其中Vout为第一开关打开前输出节点处的电压，V2为第二开关闭合前第三电容处的电压，C2为第二电容的容值，C3为第三电容的容值。

可选地，在第一开关闭合、第二开关打开的瞬间，输出节点处产生的迟滞上升电压ΔV2＝(V1-Vout)*C1/(C1+C2)，其中Vout为第二开关打开前输出节点处的电压，V1为第一开关闭合前第一电容处的电压，C1为第一电容的容值，C2为第二电容的容值。

如上所述，本发明的一种计数电路及其迟滞电压产生方法，在实现计数功能的同时，基于并联电容的电荷守恒原理，在输出电压上升到最高后产生迟滞下降电压，在输出电压下降到最低后产生迟滞上升电压，以利用迟滞下降电压和迟滞上升电压避免第一比较器和第二比较器的输出抖动和计数信号的计数错误，从而提高计数电路的可靠性和抗干扰能力。

附图说明

图1显示为本发明所述计数电路的结构框图。

图2显示为本发明所述计数单元的具体电路图。

图3显示为本发明所述逻辑输出单元的具体电路图。

图4显示为本发明所述计数电路中各信号的波形图。

元件标号说明

100 计数电路

101 计数单元

1011 电流提供模块

1012 计数模块

102 逻辑输出单元

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1所示，本实施例提供一种计数电路，所述计数电路100包括：

计数单元101，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于第一电流和第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压；

逻辑输出单元102，电连接于所述计数单元101，用于将所述输出电压分别与第一参考电压Vref1和第二参考电压Vref2进行比较，通过对比较结果进行处理产生一对状态相反的逻辑控制信号，并在所述输出电压大于等于所述第一参考电压Vref1时产生计数信号。

作为示例，如图2所示，所述计数单元101包括：

电流提供模块1011，用于对第一电流源提供的电流及第二电流源提供的电流分别进行电流镜像，以产生第一电流和第二电流；

计数模块1012，电连接于所述电流提供模块1011，用于根据一对状态相反的逻辑控制信号控制相应开关的打开或闭合，以基于所述第一电流和所述第二电流对相应并联电容进行充电或放电，从而产生一输出电压；并在开关切换瞬间，基于并联电容电荷守恒产生相应迟滞电压。

具体的，如图2所示，所述电流提供模块1011包括：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第一电流源I1及第二电流源I2，其中，所述第一PMOS管PM1的源极端接入电源电压VCC，所述第一PMOS管PM1的漏极端连接于所述第一PMOS管PM1的栅极端及所述第一电流源I1的一端，所述第一PMOS管PM1的栅极端连接于所述第二PMOS管PM2的栅极端，所述第一电流源I1的另一端接地，所述第二PMOS管PM2的源极端接入电源电压VCC，所述第二PMOS管PM2的漏极端连接于所述第一NMOS管NM1的漏极端，同时作为所述电流提供模块1011的第一输出端，所述第二PMOS管PM2的栅极端连接于所述第三PMOS管PM3的栅极端，所述第一NMOS管NM1的源极端接地，所述第一NMOS管NM1的栅极端连接于所述第二NMOS管NM2的栅极端，所述第三PMOS管PM3的源极端接入电源电压VCC，所述第三PMOS管PM3的漏极端连接于所述第三NMOS管NM3的漏极端，所述第三NMOS管NM3的源极端接地，所述第三NMOS管NM3的栅极端连接于所述第三NMOS管NM3的漏极端及所述第四NMOS管NM4的栅极端，所述第四PMOS管PM4的源极端接入电源电压VCC，所述第四PMOS管PM4的漏极端连接于所述第四NMOS管NM4的漏极端，同时作为所述电流提供模块1011的第二输出端，所述第四PMOS管PM4的栅极端连接于所述第五PMOS管PM5的栅极端，所述第四NMOS管NM4的源极端接地，所述第五PMOS管PM5的源极端接入电源电压VCC，所述第五PMOS管PM5的漏极端连接于所述第二NMOS管NM2的漏极端，所述第五PMOS管PM5的栅极端连接于所述第六PMOS管PM6的栅极端，所述第二NMOS管NM2的源极端接地，所述第二NMOS管NM2的栅极端连接于所述第二NMOS管NM2的漏极端，所述第六PMOS管PM6的源极端接入电源电压VCC，所述第六PMOS管PM6的漏极端连接于所述第六PMOS管PM6的栅极端及所述第二电流源I2的一端，所述第二电流源I2的另一端接地。如图2所示，所述第一PMOS管PM1、所述第二PMOS管PM2和所述第三PMOS管PM3组成电流镜单元，以对所述第一电流源I1提供的第一电流进行镜像，以在所述第一PMOS管PM1、所述第二PMOS管PM2和所述第三PMOS管PM3均工作在饱和区时，流经所述第一PMOS管PM1、所述第二PMOS管PM2和所述第三PMOS管PM3的电流相等，均为所述第一电流源I1提供的第一电流。所述第四PMOS管PM4、所述第五PMOS管PM5和所述第六PMOS管PM6组成电流镜单元，以对所述第二电流源I2提供的第二电流进行镜像，以在所述第四PMOS管PM4、所述第五PMOS管PM5和所述第六PMOS管PM6均工作在饱和区时，流经所述第四PMOS管PM4、所述第五PMOS管PM5和所述第六PMOS管PM6的电流相等，均为所述第二电流源I2提供的第二电流。所述第一NMOS管NM1和所述第二NMOS管NM2组成电流镜单元，以对所述第二电流源I2提供的第二电流进行镜像，以在所述第一NMOS管NM1和所述第二NMOS管NM2均工作在饱和区时，流经所述第一NMOS管NM1和所述第二NMOS管NM2的电流相等，均为所述第二电流源I2提供的第二电流。所述第三NMOS管NM3和所述第四NMOS管NM4组成电流镜单元，以对所述第一电流源I1提供的第一电流进行镜像，以在所述第三NMOS管NM3和所述第四NMOS管NM4均工作在饱和区时，流经所述第三NMOS管NM3和所述第四NMOS管NM4的电流相等，均为所述第一电流源I1提供的第一电流。

具体的，如图2所示，所述计数模块1012包括：第一电容C1、第二电容C2、第三电容C3、第一开关S1及第二开关S2，其中，所述第一电容C1的一端连接于所述第一开关S1的一端，同时连接于所述电流提供模块1011的第一输出端，所述第一电容C1的另一端接地，所述第一开关S1的另一端连接于所述第二电容C2的一端及所述第二开关S2的一端，同时作为所述计数模块1012的输出端，所述第二电容C2的另一端接地，所述第二开关S2的另一端连接于所述第三电容C3的一端，同时连接于所述电流提供模块1011的第二输出端，所述第三电容C3的另一端接地。

如图2所示，在所述逻辑控制信号控制所述第一开关S1闭合、所述第二开关S2打开时，并联的所述第一电容C1和所述第二电容C2基于电流(I1-I2)进行充电，从而在所述第二电容C2的一端产生输出电压；在所述逻辑控制信号控制所述第一开关S1打开、所述第二开关S2闭合时，并联的所述第二电容C2和所述第三电容C3基于电流(I1-I2)进行放电，从而在所述第二电容C2的一端产生输出电压；而且在所述第一开关S1和所述第二开关S2的切换瞬间，所述第二电容C2的一端会产生一迟滞电压；如所述第一开关S1打开且所述第二开关S2闭合的瞬间，并联的所述第二电容C2和所述第三电容C3基于电荷守恒原理，在第二电容C2的一端产生一迟滞下降电压；如所述第一开关S1闭合且所述第二开关S2打开的瞬间，并联的所述第一电容C1和所述第二电容C2基于电荷守恒原理，在第二电容C2的一端产生一迟滞上升电压。

作为示例，如图3所示，所述逻辑输出单元102包括：第一比较器CMP1、第二比较器CMP2、RS触发器及非门INV，其中，所述第一比较器CMP1的正相输入端连接于所述计数单元101的输出端，所述第一比较器CMP1的反相输入端接入第一参考电压Vref1，所述第一比较器CMP1的输出端连接于所述RS触发器的第一输入端，同时作为所述逻辑输出单元102的计数输出端，所述第二比较器CMP2的正相输入端接入第二参考电压Vref2，所述第二比较器CMP2的反相输入端连接于所述计数单元101的输出端，所述第二比较器CMP2的输出端连接于所述RS触发器的第二输入端，所述RS触发器的输出端连接于所述非门INV的输入端，同时作为所述逻辑输出单元102的一逻辑控制输出端，所述非门INV的输出端作为所述逻辑输出单元102的另一逻辑控制输出端。

如图3所示，通过将所述输出电压Vout与所述第一参考电压Vref1和所述第二参考电压Vref2分别进行比较，并在所述输出电压Vout大于等于所述第一参考电压Vref1或所述输出电压Vout小于等于所述第二参考电压Vref2时，基于所述第一比较器CMP1和所述第二比较器CMP2的输出触发所述RS触发器，从而产生一对状态相反的逻辑控制信号输出至所述计数单元101；同时在所述输出电压Vout大于等于所述第一参考电压Vref1时，所述逻辑输出单元102产生一高电平短脉冲的计数信号。

具体的，如图3所示，所述RS触发器包括：第一或非门OR1及第二或非门OR2，其中，所述第一或非门OR1的第一输入端作为所述RS触发器的第一输入端，所述第一或非门OR1的第二输入端连接于所述第二或非门OR2的输出端，所述第一或非门OR1的输出端连接于所述第二或非门OR2的第一输入端，所述第二或非门OR2的第二输入端作为所述RS触发器的第二输入端，所述第二或非门OR2的输出端作为所述RS触发器的输出端。

本实施例还提供一种通过如上所述计数电路实现的迟滞电压产生方法，所述产生方法包括：

在一对状态相反的逻辑控制信号的控制下，第一开关S1闭合、第二开关S2打开，此时并联的第一电容C1和第二电容C2基于预设电流进行充电，以使输出节点处电压不断升高，其中所述预设电流大小为第一电流和第二电流之差；

在输出电压Vout大于等于第一参考电压Vref1时，所述逻辑控制信号的状态发生翻转，此时第一开关S1打开、第二开关S2闭合；在第一开关S1打开且第二开关S2闭合的瞬间，第二电容C2和第三电容C3基于并联电容电荷守恒，在输出节点处产生一迟滞下降电压；

在第一开关S1打开、第二开关S2闭合时，并联的第二电容C2和第三电容C3基于预设电流进行放电，以使输出节点处电压不断降低；

在输出电压Vout小于等于第二参考电压Vref2时，所述逻辑控制信号的状态发生翻转，此时第一开关S1闭合、第二开关S2打开；在第一开关S1闭合且第二开关S2打开的瞬间，第一电容C1和第二电容C2基于并联电容电荷守恒，在输出节点处产生一迟滞上升电压。

作为示例，所述预设电流的获取方法包括：在第一开关S1闭合、第二开关S2打开时，将第一电流源I1提供的第一电流镜像至第一电容C1所并联的支路，并将第二电流源I2提供的第二电流镜像至第一电容C1所并联的支路，从而获取所述预设电流；在第一开关S1打开、第二开关S2闭合时，将第一电流源I1提供的第一电流镜像至第三电容C3所并联的支路，并将第二电流源I2提供的第二电流镜像至第三电容C3所并联的支路，从而获取所述预设电流。

作为示例，在第一开关S1打开、第二开关S2闭合的瞬间，输出节点处产生的迟滞下降电压ΔV1＝(Vout-V2)*C3/(C2+C3)，其中Vout为第一开关打开前输出节点处的电压，V2为第二开关闭合前第三电容处的电压，C2为第二电容的容值，C3为第三电容的容值；在第一开关S1闭合、第二开关S2打开的瞬间，输出节点处产生的迟滞上升电压ΔV2＝(V1-Vout)*C1/(C1+C2)，其中Vout为第二开关打开前输出节点处的电压，V1为第一开关闭合前第一电容处的电压，C1为第一电容的容值，C2为第二电容的容值。需要注意的是，本示例所述输出节点处是指第二电容的一端。

下面请参阅图1至图3，对本实施例所述计数电路产生迟滞电压的原理进行详细说明，其中设定I1>I2，C2>C1，C2>C3，Vref1>Vref2。

由于I1>I2，在第二PMOS管PM2和第一NMOS管NM1所在支路中，当第一开关S1打开、第二开关S2闭合时，第二PMOS管PM2工作在线性区，第一NMOS管NM1工作在饱和区，从而使V1节点处的电压较高，即V1≥Vref1；同样地，由于I1>I2，在第四PMOS管PM4和第四NMOS管NM4所在支路中，当第一开关S1闭合、第二开关S2打开时，第四PMOS管PM4工作在饱和区，第四NMOS管NM4工作在线性区，从而使V2节点处的电压较低，即V2≤Vref2。

假设输出电压Vout的初始态为0，经与第一参考电压Vref1和第二参考电压Vref2比较后，第一比较器CMP1输出为低电平，第二比较器CMP2输出为高电平，两比较器的输出再经第一或非门OR1和第二或非门OR2组成的RS触发器后得到S1为高电平、S2为低电平；此时第一开关S1闭合、第二开关S2打开，所述逻辑输出单元102输出的计数信号COUNT为低电平。

在第一开关S1闭合、第二开关S2打开时，并联的第一电容C1和第二电容C2基于电流(I1-I2)进行充电，此过程中Vout＝V1；当输出电压Vout大于等于第一参考电压Vref1时，第一比较器CMP1发生翻转输出高电平短脉冲，两比较器的输出经第一或非门OR1和第二或非门OR2组成的RS触发器后得到S1为低电平、S2为高电平；此时第一开关S1打开、第二开关S2闭合，所述逻辑输出单元102输出的计数信号COUNT为高电平短脉冲。

而在第一开关S1打开、第二开关S2闭合的瞬间，第二电容C2和第三电容C3的上极板短接在一起，但由于二者之前的电压并不相等，所以存在一个电荷平衡分配的过程，直到二者电压相等；设平衡后二者电压均为V3，则根据电荷守恒定律可知：Vout*C2+V2*C3＝V3*(C2+C3)，即V3＝(Vout*C2+V2*C3)/(C2+C3)；从而得到第一开关S1打开、第二开关S2闭合的瞬间，输出电压Vout的瞬间下降值(即迟滞下降电压)ΔV1＝Vout-V3＝Vout-(Vout*C2+V2*C3)/(C2+C3)＝(Vout-V2)*C3/(C2+C3)。

在第一开关S1和第二开关S2完成切换动作，输出电压Vout瞬间下降ΔV1后，并联的所述第二电容C2和所述第三电容C3基于电流(I1-I2)进行放电，此过程中Vout＝V2；当输出电压Vout小于等于第二参考电压Vref2时，第二比较器CMP2发生翻转输出高电平短脉冲，两比较器的输出经第一或非门OR1和第二或非门OR2组成的RS触发器后得到S1为高电平、S2为低电平；此时第一开关S1闭合、第二开关S2打开，所述逻辑输出单元102输出的计数信号COUNT为低电平。

而在第一开关S1闭合、第二开关S2打开的瞬间，第一电容C1和第二电容C2的上极板短接在一起，但由于二者之前的电压并不相等，所以存在一个电荷平衡分配的过程，直到二者电压相等；设平衡后二者电压均为V4，则根据电荷守恒定律可知：V1*C1+Vout*C2＝V4*(C1+C2)，即V4＝(V1*C1+Vout*C2)/(C1+C2)；从而得到第一开关S1闭合、第二开关S2打开的瞬间，输出电压Vout的瞬间上升值(即迟滞上升电压)ΔV2＝V4-Vout＝(V1*C1+Vout*C2)/(C1+C2)-Vout＝(V1-Vout)*C1/(C1+C2)。

其中，各信号的波形如图4所示，输出电压Vout实现从Vref2-Vref1-Vref2的一个三角波循环周期，并且一个循环周期对应一次计数；即当输出电压Vout大于等于第一参考电压Vref1时，第一比较器CMP1输出一高电平短脉冲，并且在下一个循环周期中，当输出电压Vout大于等于第一参考电压Vref1时，第一比较器CMP1输出第二个高电平短脉冲，直至第n个循环周期，从而实现计数功能。与此同时，基于并联电容的电荷守恒原理，在输出电压Vout上升到最高后产生迟滞下降电压ΔV1，在输出电压Vout下降到最低后产生迟滞上升电压ΔV2，以利用迟滞下降电压ΔV1和迟滞上升电压ΔV2避免第一比较器CMP1和第二比较器CMP2的输出抖动和计数信号的计数错误，从而提高计数电路的可靠性和抗干扰能力。

综上所述，本发明的一种计数电路及其迟滞电压产生方法，在实现计数功能的同时，基于并联电容的电荷守恒原理，在输出电压上升到最高后产生迟滞下降电压，在输出电压下降到最低后产生迟滞上升电压，以利用迟滞下降电压和迟滞上升电压避免第一比较器和第二比较器的输出抖动和计数信号的计数错误，从而提高计数电路的可靠性和抗干扰能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。