半导体集成电路

技术领域

本发明涉及一种半导体集成电路，特别涉及一种功率半导体集成电路(功率IC)。

背景技术

以功率半导体元件的高可靠性化、小型化、低成本化为目的，提出了将作为输出级的功率半导体元件的纵向MOS晶体管和构成对纵向MOS晶体管进行控制的电路的横向MOS晶体管单片地集成(混载)于同一半导体芯片的功率IC(参照专利文献1)。例如，能够举出被称为智能功率开关(IPS)的车载用的功率IC。

在使用n型基板作为半导体芯片的情况下，基板的下表面侧与纵向MOS晶体管的漏极侧对应，基板的下表面与连接电池的高电位侧的电源端子连接，被施加电源电位。当将基板固定为电源电位时，需要在基板的上部设置p型阱和n型阱来形成n-p-n结构造(多重扩散构造)，以形成能够以浮动电位来使用的电路用的横向pMOS晶体管。

在车载用等的情况下，要求高侧型功率IC的电源端子一般具有50V～60V左右以上的耐压。在n型基板与p型阱(下面简记为“p阱”。)之间被施加高电压的情况下，需要防止n-p-n结构造中发生击穿。

在高侧型功率IC的通常动作时，基板的下表面被施加电源电位(第一电位)，设置于基板的上部的p阱被施加低于第一电位的接地电位(第二电位)。并且，设置于基板的上部的n型阱(下面简记为“n阱”。)被施加低于第一电位且高于第二电位的第三电位。另一方面，在高侧型功率IC的待机时等特定时，进行使施加于n阱的第三电位下降至接地电位的控制，以进行低功耗化。

但是，在使施加于n阱的第三电位下降从而n阱的电位与p阱的电位相等的状态下，漏电流随着变得高温而增大，n-p-n结构造中的耐击穿电压下降。因此，需要进行将耐击穿电压的下降量估计在内的设计、或者利用电路进行控制以使在待机时等特定时n阱的电位与p阱的电位不相等。

现有技术文献

专利文献

专利文献1：日本特开2000-91344号公报

发明内容

发明要解决的问题

鉴于上述问题，本发明的目的在于提供一种能够抑制具有多个阱的多重扩散构造中的高温时的漏电流从而改善耐击穿电压的半导体集成电路。

用于解决问题的方案

本发明的一个方式的宗旨在于是一种半导体集成电路，该半导体集成电路具备：(a)第一导电型的半导体基体；(b)下表面电极，其设置于半导体基体的下表面，被施加第一电位；(c)第二导电型的第一阱，其设置于半导体基体的上表面侧，被施加比第一电位低的第二电位；(d)第一导电型的第二阱，其设置于第一阱内；以及(e)边缘构造，其设置于第一阱，向第二阱提供比第二电位高的第三电位。

发明的效果

根据本发明，能够提供一种能够抑制具有多个阱的多重扩散构造中的高温时的漏电流从而改善耐击穿电压的半导体集成电路。

附图说明

图1是表示本发明的实施方式所涉及的半导体集成电路的一例的主要部分截面图。

图2是表示实施方式所涉及的半导体集成电路的一例的主要部分俯视图。

图3是表示实施方式所涉及的半导体集成电路的一例的等效电路图。

图4是表示实施方式所涉及的边缘构造的一例的等效电路图。

图5是表示比较例所涉及的半导体集成电路的一例的主要部分截面图。

图6是表示比较例所涉及的半导体集成电路的I-V特性的曲线图。

图7是表示实施方式所涉及的半导体集成电路的I-V特性的曲线图。

图8是表示实施方式的变形例所涉及的半导体集成电路的一例的主要部分截面图。

图9是表示实施方式的变形例所涉及的半导体集成电路的一例的主要部分俯视图。

具体实施方式

下面，参照附图来说明本发明的实施方式。在下面的说明所参照的附图的记载中，对相同或类似的部分标注相同或类似的标记。但是，应注意的是，附图是示意性的，厚度与平面尺寸之间的关系、各层的厚度的比率等与实际不同。因而，对于具体的厚度、尺寸，应参酌下面的说明进行判断。另外，在附图彼此之间也包括彼此的尺寸关系、比率不同的部分，这是不言而喻的。

在实施方式中，对于半导体芯片中被集成化为输出级元件的半导体元件，使用了“第一主电极区”和“第二主电极区”的用语。“第一主电极区”和“第二主电极区”是半导体元件的供主电流流入或流出的主电极区。如果被集成化为输出级元件的半导体元件是绝缘栅极型双极晶体管(IGBT)，则“第一主电极区”是指成为发射极区和集电极区中的任一方的半导体区。另外，如果被集成化为输出级元件的半导体元件是场效应晶体管(FET)、静电感应晶体管(SIT)，则“第一主电极区”是指成为源极区和漏极区中的任一方的半导体区。另外，如果被集成化为输出级元件的半导体元件是静电感应晶闸管(SI晶闸管)、门极可关断晶闸管(GTO)，则“第一主电极区”是指成为阳极区和阴极区中的任一方的半导体区。

如果被集成化为输出级元件的半导体元件是IGBT，则“第二主电极区”是指成为发射极区和集电极区中的未成为上述第一主电极区的一方的区。另外，如果被集成化为输出级元件的半导体元件是FET、SIT，则“第二主电极区”是指成为源极区和漏极区中的未成为上述第一主电极区的一方的半导体区。另外，如果被集成化为输出级元件的半导体元件是SI晶闸管、GTO，则“第二主电极区”是指成为阳极区和阴极区中的未成为上述第一主电极区的一方的区。即，如果被集成化为输出级元件的半导体元件的“第一主电极区”是源极区，则“第二主电极区”是指漏极区。另外，如果“第一主电极区”是发射极区，则“第二主电极区”是指集电极区。另外，如果“第一主电极区”是阳极区，则“第二主电极区”是指阴极区。

另外，在实施方式所涉及的半导体集成电路中，在同一半导体芯片上单片地集成化有各种半导体元件。在实施方式中，对于被集成化为电路部的电路元件等半导体元件的“第三主电极区”和“第四主电极区”，在FET、SIT的情况下，是指成为源极区和漏极区中的某一方来供主电流流入或流出的半导体区。在为MISFET等对称构造的半导体元件的情况下，如果将偏置关系互换，则也有时能够将“第三主电极区”的功能与“第四主电极区”的功能进行互换。对于被集成化为电路部的电路元件等半导体元件的“第五主电极区”和“第六主电极区”，也是指成为FET、SIT的源极区和漏极区中的任一方的半导体区。

在构成CMOS电路的情况下，根据电路上的要求来决定将“第三主电极区”～“第六主电极区”中的哪一个设为源极区或漏极区。被集成化为电路部的电路元件等半导体元件的“第一主端子区”和“第二主端子区”、“第五主端子区”和“第六主端子区”等也同样是指根据电路设计的要求而决定的源极区和漏极区中的任一方。另外，针对二极管使用的“第三主端子区”和“第四主端子区”的用语也为阳极区和阴极区中的任一个。

另外，下面的说明中的“上表面”“下表面”等上下、左右等方向的定义仅是便于说明的定义，并不用于对本发明的技术思想进行限定。例如，如果将对象旋转90°来观察，则上下变换为左右来读，如果将对象旋转180°来观察，则将上下反转来读，这是不言而喻的。另外，在下面的说明中，例示地说明第一导电型为n型、第二导电型为p型的情况。但是也可以将导电型选择为相反的关系，将第一导电型设为p型、将第二导电型设为n型。另外，对“n”、“p”标注的“+”或“-”分别是指相比于没有标注“+”或“-”的半导体区、杂质浓度相对高或相对低(换言之，电阻率相对低或相对高)的半导体区。但是，在附图的表现中，即使是被标注了相同的“n”和“n”的半导体区，也并不是指各个半导体区的杂质浓度(电阻率)严格相同。

<半导体集成电路>

本发明的实施方式所涉及的半导体集成电路是如图1所示那样在同一半导体芯片上单片地集成了输出部100和电路部200的高侧型功率IC。在图1中，半导体基体(1、2)例示如下构造：在由高杂质浓度且第一导电型(n

在使低电阻率层1为半导体基板的情况下，低电阻率层1的杂质浓度例如为2×10

在图1的右侧，作为输出级元件T0，例示了沟槽栅极型的纵向nMOS晶体管，该输出级元件T0是被集成化为输出部100的功率半导体元件。低电阻率层1的一部分作为输出级元件T0的第一主电极区(漏极区)发挥功能，位于该第一主电极区上的高电阻率层2的一部分作为输出级元件T0的漂移层发挥功能。在低电阻率层1的下表面侧配置有作为漏极电极的下表面电极29。下表面电极29与第一电位端子(电源端子)VCC连接。第一电位端子VCC被施加高电位侧的第一电位(电源电位)V1。第一电位例如为13V左右。

在位于输出部100侧的高电阻率层2的上部的一部分配置有第二导电型(p型)的体区(基极区)3。在体区3的上部选择性地设置有杂质浓度比高电阻率层2的杂质浓度高的第一导电型(n

着眼于图1的单位单元，设置有从体区3的上表面挖出的一对相向的栅极沟槽30a、30b。栅极沟槽30a、30b的至少侧表面的一部分与体区3相接，栅极沟槽30a、30b被设置得比体区3深。在图1的截面图中，表观上例示为一对栅极沟槽30a、30b，但是也可以实际上是在图1的纸面的背侧连续的、平面形状为环状的1个沟槽。

在栅极沟槽30a、30b各自的内部，沿着栅极沟槽30a、30b的内表面设置有栅极绝缘膜6a、6b。而且，隔着栅极绝缘膜6a在栅极沟槽30a的内部嵌入有栅极电极7a，从而构成沟槽型的控制电极构造(6a、7a)。另外，隔着栅极绝缘膜6b在栅极沟槽30b的内部嵌入有栅极电极7b，从而构成沟槽型的控制电极构造(6b、7b)。

作为栅极绝缘膜6a、6b，例如能够使用氧化硅膜(SiO

作为栅极电极7a、7b的材料，例如能够使用高浓度地添加了n型杂质的多晶硅(掺杂多晶硅)，但是除了掺杂多晶硅(DOPOS)以外，还能够使用钨(W)、钼(Mo)、钛(Ti)等高熔点金属、以及高熔点金属与多晶硅的硅化物等。并且，栅极电极7a、7b的材料也可以是作为同多晶硅与高熔点金属的硅化物复合的复合膜的多晶硅-金属硅化物(polycide)。

栅极电极7a隔着栅极绝缘膜6a对体区3的位于栅极沟槽30a的右侧面侧的半导体区的表面势进行静电控制，由此在体区3的位于栅极沟槽30a的侧面侧的位置形成反转沟道。栅极电极7b隔着栅极绝缘膜6b对体区3的位于栅极沟槽30b的左侧面侧的半导体区的表面势进行静电控制，由此在体区3的位于栅极沟槽30b的侧面侧的位置形成反转沟道。

在输出级元件T0中，主电流在上表面侧的第二主电极区4a、4b与由同第二主电极区4a、4b相向的下表面侧的低电阻率层1的一部分构成的第一主电极区之间流动。着眼于单位单元，关于纵向nMOS晶体管的主电流，主电流分别经由针对第二主电极区4a、4b分别定义的2个反转沟道流向位于上表面侧的2个第二主电极区4a、4b的附近。

在图1的中央部及比中央部靠左侧示出的电路部200包括对输出级元件T0进行控制的第一电路元件T1和第二电路元件T2。例如能够采用使第一电路元件T1为横向nMOS晶体管、使第二电路元件T2为pMOS晶体管的互补型MOS(CMOS)来作为电路元件。第一电路元件T1设置于设置在高电阻率层2的上部的第二导电型(p型)的第一阱(下面简记为“p阱”。)8。p阱8的杂质浓度例如为1×10

在第一电路元件T1中，使第一导电型(n

在p阱8上，平面型的控制电极构造(12、13)沿横向延伸。控制电极构造(12、13)具备设置在p阱8上的位于第三主电极区10与第四主电极区11之间的位置的栅极绝缘膜12以及配置在栅极绝缘膜12上的栅极电极13。作为栅极绝缘膜12，能够使用与栅极绝缘膜6a、6b相同的材料，例如能够使用SiO

栅极电极13隔着栅极绝缘膜12对p阱8的表面势进行静电控制，由此在p阱8的表层形成反转沟道。作为栅极电极13的材料，能够使用与栅极电极7a、7b相同的材料，例如能够使用DOPOS等。

第二电路元件T2设置于设置在p阱8的上部、杂质浓度比高电阻率层2的杂质浓度高的第一导电型(n型)的第二阱(下面简记为“n阱”。)9。n阱9的杂质浓度例如为1×10

第二电路元件T2由高电阻率层2的上部的p阱8、n阱9和p

在n阱9上，平面型的控制电极构造(17、18)沿横向延伸。控制电极构造(17、18)具备设置在n阱9上的位于第五主电极区15与第六主电极区16之间的位置的栅极绝缘膜17以及配置在栅极绝缘膜17上的栅极电极18。栅极电极18隔着栅极绝缘膜17对n阱9的表面势进行静电控制，由此在n阱9的表层形成反转沟道。此外，在高电阻率层2的上表面的第一电路元件T1、第二电路元件T2以及输出级元件T0等之间，选择性地设置有省略了图示的局部绝缘膜(LOCOS膜)等场氧化膜。

第六主电极区16与开关元件T3连接。开关元件T3例如由pMOS晶体管构成。开关元件T3可以形成于n阱9内，或者也可以形成于同一半导体芯片内的与电路部200不同的区。开关元件T3的栅极经由反相器33来与输入端子IN连接，该输入端子IN用于输入用于驱动输出级元件T0的输入信号。

在通常动作时，开关元件T3响应来自输入端子IN的输入信号而成为接通状态，向构成CMOS的第一电路元件T1和第二电路元件T2提供电源电压。在通常动作时以外的待机时等特定时，开关元件T3响应输入信号而成为断开状态，使向构成CMOS的第一电路元件T1和第二电路元件T2的电源电压的提供停止，从而能够实现低功耗化。

在p阱8内设置有杂质浓度比p阱8的杂质浓度高的p

电路部200还具备设置在p阱8内的位于n阱9的外周部的位置的边缘构造(电位供给电路)201。在通常动作时和通常动作时以外的待机时等特定时，边缘构造201始终将n阱9的电位固定为比第二电位V2高的第三电位V3。边缘构造201具备增强型(下面称为“E型”。)晶体管T11、耗尽型(下面称为“D型”。)晶体管T12以及恒压二极管(齐纳二极管)D1。

E型晶体管T11具备与n阱9为共享区的第一主端子区(源极区)以及在p阱8内与n阱9分离地设置的n

齐纳二极管D1由设置于p阱8内的杂质浓度比p阱8的杂质浓度高的p型的第三主端子区(阳极区)23以及设置于第三主端子区23内的n

D型晶体管T12具备作为与第四主端子区24共享的共享区的第五主端子区(源极区)、以及作为与第二主端子区19共享的共享区的第六主端子区(漏极区)。在p阱8内的位于形成第六主端子区的第二主端子区19与形成第五主端子区的第四主端子区24之间的位置定义D型晶体管T12的n型的沟道形成区25。沟道形成区25的一端与第四主端子区24相接。沟道形成区25的另一端与第二主端子区19相接。沟道形成区25的杂质浓度可以比第二主端子区19的杂质浓度高，也可以与第二主端子区19的杂质浓度大致相同。沟道形成区25的杂质浓度被调整为与p型的第三主端子区23重叠的部分的导电型能够反转的浓度(电阻值)。

D型晶体管T12还具备设置在沟道形成区25上的栅极绝缘膜26以及设置在栅极绝缘膜26上的第二控制电极(栅极电极)27。栅极电极27经由布线32来与第四主端子区24及栅极电极22连接。

图2是图1中示出的电路部200的俯视图。从图2的A-A方向观察到的截面图相当于图1。如图2所示，p阱8例如以包围n阱9的周围的方式设置为框状(环状)。边缘构造201例如配置于n阱9的左侧。可以在n阱9的外周部配置多个边缘构造201。此外，对p阱8、n阱9以及边缘构造201的平面布局没有特别限定。

图3示出图1中示出的实施方式所涉及的半导体集成电路的等效电路图。从图3也能够看出，实施方式所涉及的半导体集成电路具备输出部100和电路部200。电路部200的第一电路元件T1和第二电路元件T2相当于例如控制输出部100的控制电路的一部分。第二电路元件T2的漏极侧与图1中示出的开关元件T3连接，但是在图3中省略图示。如图3所示，对输出部100的输出级元件T0连接有续流二极管D0。输出级元件T0的第一主电极区(漏极区)与第一电位端子VCC连接，第二主电极区(源极区)与输出端子OUT连接。

图4示出图1中示出的实施方式所涉及的半导体集成电路的边缘构造201的等效电路。E型晶体管T11的第一主端子区(源极区)同与n阱9等电位的电位供给端子VNW连接。E型晶体管T11的第二主端子区(漏极区)与第一电位端子VCC连接。E型晶体管T11的阈值电压Vth例如为1V左右。

如图4所示，齐纳二极管D1的第三主端子区(阳极区)与第二电位端子GND连接。齐纳二极管D1的第四主端子区(阴极区)与E型晶体管T11的第一控制电极(栅极电极)以及D型晶体管T12的第二控制电极(栅极电极)和第五主端子区(源极区)连接。齐纳二极管D1的击穿电压Vz例如为5V～10V左右。齐纳二极管D1输出恒压Vz。

D型晶体管T12的第六主端子区(漏极区)与第一电位端子VCC及E型晶体管T11的第二主端子区(漏极区)连接。D型晶体管T12作为收缩电阻(Pinch resistor)发挥功能。

E型晶体管T11的源极的第三电位V3用下面的式子表示。

V3＝V2+Vz-Vth-α…(1)

在式(1)中，α是背栅效应，例如为1V～2V左右。通过选择适当的特性的晶体管、齐纳二极管，能够将第三电位V3设定得比第二电位端子GND的第二电位V2高。第三电位V3例如为5V～10V左右。n阱9的电位被E型晶体管T11的源极的第三电位V3钳位。

<比较例>

在此，参照图5来说明比较例所涉及的半导体集成电路。在图5中，省略了图1中示出的输出部100的图示。在比较例所涉及的半导体集成电路中，如图5所示，没有图1中示出的边缘构造201这一点与图1中示出的半导体集成电路不同。n阱9与电位供给端子VNW连接。电位供给端子VNW同设置于与电路部200不同的区的电路(图示省略)连接。

在比较例所涉及的半导体集成电路的通常动作时，第一电位端子VCC被施加第一电位V1。另外，第二电位端子GND被施加比第一电位V1低的第二电位V2。另外，从设置于与电路部200不同的区的电路对电位供给端子VNW施加比第一电位V1低且比第二电位V2高的第三电位V3。即，以V1>V3>V2的电位关系使电路动作。

另一方面，在比较例所涉及的半导体集成电路的通常动作时以外的待机时等特定时，第一电位端子VCC被施加与通常动作时相同的第一电位V1，但是为了低功耗化，进行控制以使第三电位V3下降至与第二电位V2等同，从而n阱9整体例如成为接地电位(V2＝V3＝GND)。本发明人们得到以下见解：当在该控制状态下变得高温时漏电流增大，由n

因此，在实施方式所涉及的半导体集成电路中，如图1、图2及图4所示，在p阱8内的位于n阱9的外周部的位置设置有边缘构造201。边缘构造201始终将n阱9的第三电位V3控制为比p阱8的第二电位V2高，由此在待机时等特定时使第三电位V3也比第二电位V2高。因此，能够减少如图5所示的比较例所涉及的半导体集成电路那样的高温时的漏电流，从而能够防止由n

并且，通过使E型晶体管T11的第一主端子区(源极区)为与n阱9共享的共享区，使D型晶体管T12的第五主端子区(源极区)为与第四主端子区24共享的共享区，使D型晶体管T12的第六主端子区(漏极区)为与第二主端子区19共享的共享区，能够实现小面积化。

此外，在图1中，例示了使E型晶体管T11的第一主端子区(源极区)为与n阱9共享的共享区的情况，但是也可以将E型晶体管T11的第一主端子区(源极区)与n阱9单独地设置。另外，例示了使D型晶体管T12的第五主端子区(源极区)为与齐纳二极管D1的第四主端子区24共享的共享区的情况，但是也可以将D型晶体管T12的第五主端子区(源极区)与齐纳二极管D1的第四主端子区24单独地设置。另外，例示了使D型晶体管T12的第六主端子区(漏极区)为与E型晶体管T11的第二主端子区19共享的共享区的情况，但是也可以将D型晶体管T12的第六主端子区(漏极区)与E型晶体管T11的第二主端子区19单独地设置。

并且，图1中示出的E型晶体管T11的栅极长度L1比D型晶体管T12的栅极长度L2短，且图2中示出的E型晶体管T11的栅极宽度W1比D型晶体管T12的栅极宽度W2宽。由此，能够减少D型晶体管T12的电流，从而减少消耗电流，并且能够使E型晶体管T11中易于流动大电流。也可以使栅极长度L1与栅极长度L2为相同的长度，还可以使栅极长度L1比栅极长度L2长。另外，也可以使栅极宽度W1与栅极宽度W2为相同的宽度，还可以使栅极宽度W1比栅极宽度W2窄。

<实施例>

图6示出比较例所涉及的半导体集成电路在25℃及175℃下的I-V特性的仿真结果，图7示出实施方式所涉及的半导体集成电路在25℃及175℃下的I-V特性的仿真结果。在图6所示的比较例所涉及的半导体集成电路中，在施加了0V作为第二电位V2和第三电位V3的状态下，使第一电位V1变化。另一方面，在图7所示的实施方式所涉及的半导体集成电路中，在施加了0V作为第二电位V2、施加了比第二电位V2大的5V作为第三电位V3的状态下，使第一电位V1变化。在图6所示的比较例所涉及的半导体集成电路中，在175℃时漏电流增大，耐击穿电压下降。与此相对，知道了在图7所示的实施方式所涉及的半导体集成电路中，175℃时的漏电流被抑制，耐击穿电压得到改善。

<变形例>

实施方式的变形例所涉及的半导体集成电路与图1及图2中示出的实施方式所涉及的半导体集成电路的不同点在于，如图8及图9所示，E型晶体管T11的平面图案以包围p阱8的周围的方式设置为框状(环状)。图8相当于从图9的平面图中示出的A-A方向观察到的截面图。通过使E型晶体管T11的平面图案为框状，能够增大E型晶体管T11的栅极宽度，从而能够使E型晶体管T11中易于流动大电流。在图8和图9中，省略了图1和图2中示出的第一电路元件T1的图示，但是第一电路元件T1例如设置于包围E型晶体管T11的周围的p阱8内。

(其它实施方式)

如上所述，通过实施方式对本发明进行了记载，但是不应理解为形成本公开的一部分的论述和附图用于对本发明进行限定。根据本公开，本领域技术人员将能够明确各种替代实施方式、实施例以及运用技术。

例如，在实施方式中，例示了沟槽栅极型的MOS晶体管作为输出部100的输出级元件T0，但是不限定于此。例如，输出级元件T0也可以是沟槽栅极型的IGBT。在输出级元件T0为IGBT的情况下，例如只要使图1的低电阻率层1为p

另外，在实施方式中，例示了使用Si作为半导体基体(1、2)的情况。但是，除了Si以外，还能够应用于使用碳化硅(SiC)、氮化镓(GaN)、金刚石或氮化铝(AlN)等禁带宽度比Si的禁带宽度宽的半导体(宽带隙半导体)材料的情况。

另外，在图1中，例示了半导体基体(1、2)是在由n

像这样，本发明包括在此没有记载的各种实施方式等，这是不言而喻的。因而，本发明的技术范围仅由基于上述的说明的适当的权利要求书所涉及的发明技术特征来决定。

附图标记说明

1：低电阻率层；2：高电阻率层(第一主电极区)；3：体区；4a、4b：第二主电极区；5：基极接触区；6a、6b、17、21、26：栅极绝缘膜；7a、7b、13、18、22、27：栅极电极；8：第一阱；9：第二阱(第一主端子区)；10：第三主电极区；11：第四主电极区；14：基体接触区；15：第五主电极区；16：第六主电极区；19：第二主端子区(第六主端子区)；20：边缘接触区；23：第三主端子区；24：第四主端子区(第五主端子区)；25：沟道形成区；28：阱接触区；29：下表面电极；30a、30b：栅极沟槽；31、31：布线；33：反相器；100：输出部；200：电路部；201：边缘构造；D0：续流二极管；D1：齐纳二极管；T0：输出级元件；T1：第一电路元件；T2：第二电路元件；T3：开关元件；T11：增强型晶体管；T12：耗尽型晶体管。